第第5章 触发器.pptVIP

表5-2 与非门组成的RS触发器的真值表 5.1.2 钟控RS触发器 大部分触发器是同步的双稳态电路，同步的意思就是只有某信号到来时触发器的输出才会改变。 该信号称为时钟脉冲（Clock Pulse，简称为时钟，用CP表示）这种受时钟信号控制的RS触发器称为钟控RS触发器。 表5-3 钟控RS触发器状态转换真值表 根据上述真值表，故有钟控RS触发器的特性方程为： 5.1.3 RS触发器的应用 例5-1 机械开关触点“抖动”消除电路。 机械开关的共同特性是当开关从一个位置扳到另一个位置时，会在最终形成固定接触之前发生几次物理震动或抖动。虽然这些抖动间隔非常短暂，但是它们可以产生瞬间电压峰值而形成“毛刺”。 5.2 D触发器 主要内容 电平触发与边沿触发的概念 电平触发D触发器的特点与逻辑功能 边沿触发D触发器的特点与逻辑功能 异步清0与异步置1 集成D触发器74LS74 5.2.1 电平触发D触发器 为了解决钟控RS触发器的R、S之间的约束问题，可对钟控RS触发器稍加修改，即将其R端接至G1门的输出端，并将S改为D。 当CP=1时，将 ， ，代入钟控RS触发器的特性方程，即得到D触发器的特性方程为： 由此可见，在时钟脉冲的作用下，D触发器的新状态仅取决于输入信号D，而与原状态无关。 这种电平触发的D触发器存在的问题是： 在CP=1期间如果D端信号有变化，则输出状态也随之改变。在一个时钟脉冲周期中，触发器发生多次翻转的现象叫做空翻，如图所示。 例5-1 如图5-8所示为电平触发D触发器的CP信号和D输入信号，设初始状态为0，确定输出端Q的波形。 5.2.2 边沿D触发器 边沿触发的触发器在时钟脉冲的上升沿或下降沿时刻改变输出状态，并且只在边沿前一瞬间的输入信号有效。 逻辑符号中，“”表示CP为边沿触发，以区分于电平触发，“。”表示下降沿触发。 常用集成电路边沿D触发器的型号为74LS74， 图中SD、RD分别为异步置1端和异步置0端（或异步复位端）。 例5-3 图中为上升沿触发D触发器的输入信号和时钟脉冲波形，设触发器的初始状态为0，确定输出信号Q的波形。 例5-4 下图为边沿D触发器构成的电路图，设触发器的初始状态Q1Q0=00，确定Q0及Q1在时钟脉冲作用下的波形。 5.3 JK触发器 主要内容 主从JK触发器的电路构成 主从JK触发器的工作原理与逻辑功能 一次变化现象 边沿JK触发器的逻辑功能 主从JK触发器与边沿JK触发器的区别 集成JK触发器74LS76 5.3.1 主从JK触发器 1．主从RS触发器 由两个钟控RS触发器组成的主从RS触发器电路如图所示。 （1）CP=1期间：主触发器工作，其输出状态按照下面特性方程变化： （2）CP由1变为0，即下降沿到来时，主触发器保持CP=1期间的最后输出状态不变并作为从触发器的输入；同时，从触发器开始工作：由于主触发器的两个输出始终相反，故从触发器的输出状态跟随主触发器的最后输出状态（根据钟控RS触发器的真值表得到）。故有： （3）CP=0期间，即使S、R输入信号发生变化，主触发器的输出状态继续不变，这使得从触发器的输入不变，故从触发器保持上述动作后的输出状态不变。从触发器无“空翻”。 综上所述，在一个时钟周期内，主触发器可能发生多次翻转，但从触发器只发生一次翻转，故整个主从RS触发器克服了“空翻”现象。 但其缺点也是显而易见的，即输入信号R、S 仍然存在约束条件RS=0。 主从JK触发器时序图 由特性方程 例5-4 已知主从JK触发器J、K的波形如图所示，画出输出Q的波形图（设初始状态为0）。 若在CP=1期间，J、K信号发生了变化，就不能根据上述真值表或特性方程来决定输出Q，可按以下方法来处理： ① 若原态Q=0，则由J 信号决定其次态，而与 K 无关。此时只要CP=1期间出现过 J =1，则CP下降沿时Q为1。否则Q仍为0。 ②若原态Q=1，则由K 信号决定其次态，而与 J 无关。此时只要CP=1期间出现过 K =1，则CP下降沿时Q为0。否则Q仍为1。 例