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第三部分 Verilog HDL详细语法 主要内容: Verilog与C的主要不同点 模块实例化要点 如何选择正确的数据类型 Verilog HDL模块的测试 Verilog测试模块的编写 存储器建模 Verilog中的高级结构 用户定义的原语 3.1 Verilog与C的主要不同点 Verilog 有许多语法规则与 C 语言一致。 但与 C 语言有根本的区别： - 并行性 - 块的含义： initial 块 和 always块 两种赋值语句： 阻塞 赋值 “ = ” 非阻塞赋值 “ = ” 系统任务和函数 $标识符 ‘$’ 符号表示 Verilog 的系统任务和函数 常用的系统任务和函数有下面几种： $time //找到当前的仿真时间 $display, $monitor //显示和监视信号值的变化 $stop //暂停仿真 $finish //结束仿真 ------------------------------------------------------- 例： initial $monitor($tim