第8章 冯-诺依曼模型.ppt

DLX的有限状态机 一条指令的执行可能包含3~5个阶段，每一个阶段还由一些步骤组成，而每一个阶段的每一步都是由控制单元的有限状态机控制的 状态在时钟控制下发生转换 寄存器传送语言 RTL（Register Transfer Language） 硬件描述语言 M[xx]表示在存储器中xx地址的值 Reg[xx]表示寄存器xx的值 简化的状态图 MAR?PC ALUOut?PC+4 A?Reg[IR[25:21]] B?Reg[IR[20:16]] ALUOut?PC+SEXT(IR[15:0]) ALUOut?A+ SEXT(IR[15:0]) ALUOut?A+B MAR?ALUOut MDR?MEM PC?A Reg[IR[15:11]] ?ALUOut 状态1 状态4 LW JR ADD 取指令 译码/取寄存器 到状态1 到状态1 到状态1 状态X Reg[IR[20:16]]?MDR PC? ALUOut MDR?M[MAR] IR?MDR 状态2 状态3 R 取指令阶段 需要多个时钟周期 MAR?PC ALUOut?PC+4 状态1 取指令 PC? ALUOut MDR?M[MAR] IR?MDR 状态2 状态3 R 状态1 第一个时钟周期 MAR?PC ALUOut?PC+4 控制信号 GatePC=1 LD.MAR=1 A.S=1 B.S=01 ALUOp=0001 LD.ALU=1 …… 32 GateALU 输入 输出 GatePC 32 IR LD.IR PC LD.PC 32 ALU 32 ALUOut LD.ALU GateMDR MDR MAR 32 32 LD.MDR 存储器 LD.MAR 有限状态机 [31:26] PC SEXT 寄存器堆 B A LD.B LD.A [25:21] [20:16] 32 SR1 SR2 B.S BMUX SR1OUT SR2OUT 4 32 32 AMUX A.S PC 2 Z Z 32 GateB MEM.EN.R.W LD.REG [15:11] DR.S DRMUX 5 DR CLK 4 ALUOp 4 ALU控制器 [5:0] EXT.S [25:0] 状态2 PC ? ALUOut MDR ? M[MAR] 控制信号 GateALU=1 LD.PC=1 MEM.EN.R.W=0 LD.MDR=1 就绪信号（Ready） …… 32 GateALU 输入 输出 GatePC 32 IR LD.IR PC LD.PC 32 ALU 32 ALUOut LD.ALU GateMDR MDR MAR 32 32 LD.MDR 存储器 LD.MAR 有限状态机 [31:26] PC SEXT 寄存器堆 B A LD.B LD.A [25:21] [20:16] 32 SR1 SR2 B.S BMUX SR1OUT SR2OUT 4 32 32 AMUX A.S PC 2 Z Z 32 GateB MEM.EN.R.W LD.REG [15:11] DR.S DRMUX 5 DR CLK 4 ALUOp 4 ALU控制器 R R [5:0] EXT.S [25:0] 状态2，有限状态机同时将 MEM.EN.R.W设为0，LD.MDR设为1 读存储器，MDR被加载从存储器中读取的指令 可能需要多个时钟周期，所以需要一个就绪信号（Ready）表示是否就绪，当读取结束，存储器将R（Ready）信号设为1 GateALU和LD.PC信号设为1 将ALUOut的值写入PC 状态3 IR?MDR 控制信号 GateMDR=1 LD.IR=1 …… 32 GateALU 输入 输出 GatePC 32 IR LD.IR PC LD.PC 32 ALU 32 ALUOut LD.ALU GateMDR MDR MAR 32 32 LD.MDR 存储器 LD.MAR 有限状态机 [31:26] PC SEXT 寄存器堆 B A LD.B LD.A [25:21] [20:16] 32 SR1 SR2 B.S BMUX SR1OUT SR2OUT 4 32 32 AMUX A.S PC 2 Z Z 32 GateB MEM.EN.R.W LD.REG [15:11] DR.S DRMUX 5 DR CLK 4 ALUOp 4 ALU控制器 R R [5:0] EXT.S [25:0] 译码/取寄存器阶段 状态4 A?Reg[IR[25:21]] B?Reg[IR[20:16]] ALUOut?PC+SEXT(IR[15:0]) 控制信号 LD.A=1 LD.B=1 A.S=1 B.S=00 EXT.S=0 ALUOp=0001 LD.ALU=1 …… 32 GateALU 输入