计数器作业及往届考题.pptVIP

上页 下页 后退 模拟电子 5.11 用JK触发器设计图题所示两相脉冲发生电路。 [解] 电路的循环状态为00→ 10→ 11→ 01→ 00，因此可按同步计数器设计，用两个JK FF实现。 (1) 作次态卡诺图求状态方程和输出方程 Q1n Q0n Q1n+1 Q0n+1 00 10 01 00 10 11 11 01 Q1n Q0n Q1n+1 Q0n+1 00 10 01 00 10 11 11 01 (2) 求驱动方程 将状态方程与JK触发器的特性方程对比 FF0 FF1 5.12 一个同步时序电路如图题所示。设触发器的初态Q1 = Q0 = 0。 (1) 画出Q0 、Q1和F相对于CP的波形； (2) 从F与CP的关系看，该电路实现何种功能？ 1）写方程式 [解] Q1n Q0n Q1n+1 Q0n+1 00 01 01 11 10 00 11 00 状态转换表 00→ 01→ 11 10→ 从F与CP的关系可以看出该电路实现三分频。 5.15 用74LS293及其它必要的电路组成六十进制计数器，画出电路连接图。 [解] 74LS293为异步2-8-16进制集成计数器，需要两片级联实现60进制计数器。 方法一：全局反馈清零 方法二：局部反馈清零 5.20 计数器74161构成电路如图题5.20所示，试说明其逻辑功能。 74161(1)的CO输出控制着74161(2)的CTP和CTT，而74161(2)的输出CO又作为反馈控制预置信号(同步置数），又CO = Q3Q2Q1Q0CTT，因此，两片计数器的满状态和预置状态即为计数器的结束和初始状态。 所以，该电路为同步196进制计数器。 [解] 5.29 电路如图题所示，要求 (1) 列出电路的状态迁移关系(设初始状态为0110)； (2) 写出F的输出序列。 6.5 集成单稳态触发器74121组成电路如图题所示，要求 (1) 计算uO1、uO2的输出脉冲宽度； (2) 若uI如图中所示，试画出输出uO1、uO2的波形图。 [解] (1) 555组成了多谐振荡器，74193为异步置数，置数始终有效，电路状态一直为1110B；4538组成了单稳态电路。 (2) uo1的周期 T=0.7×（R1+2R2）×C=0.35ms (3) 74193不计数，进位端一直为高。 (4) 4538输出一直为稳态，低电平，无波形输出。 6.20 用相同的信号输入到各电路，再用示波器观测出各输出波形如图所示，试根据输入输出波形判断三种电路是何种电路。（设直流电源电压为+5V） [解] 框Ⅰ中为施密特电路。因施密特电路输出周期与输入信号周期相同，而输出脉宽取决于输入信号到达施密特电路上限阈值电压和下限阈值电压的时间。 框Ⅱ中为单稳触发器。因单稳电路输出脉宽取决于其暂稳态时间，而输出周期取决于触发信号周期。 框Ⅲ中为二分频电路。因它输出周期为触发脉冲周期的2倍，且为方波输出。 [例] 分析图所示电路的逻辑功能。如何能改变输出波形的频率和幅度？ [解] 本题可以划分成三个功能块，第一块是由555构成的脉冲发生电路，它可以产生第二块8位二进制计数器所需的时钟信号CLK，第三块是由DAC0808和I/U转换构成的 D/A转换电路。 整个电路实现了锯齿波发生器。由于输出波形的频率是CLK的256分频，改变电阻R1、R2或电容C都可以改变555产生CLK的频率，也就改变了输出波形的频率。改变I/U转换电路的反馈电阻RF或VREF的值都可以改变输出波形的幅度。 7.5 用一个4位二进制计数器74161、一个4位D/A转换电路和一个二输入与非门设计一个能够产生图题波形的波形发生器电路。 [解] 先分析计数器应该设计为多少进制的计数器？由波形要求可知，应为10进制。设计电路如图所示。 8.2 试用8片1024?4的RAM和1片2?4译码器组成4096?8的RAM。 [解] 本题是RAM的复合扩展。一般先进行位，再进行字扩展。先用２片1024?4的RAM进行位扩展成1024?８的RAM块，如图解8.2(1)所示。再用4个块扩展成4096?8的RAM，如图解8.2(2)所示。 [例] 试分析图所示电路，写出逻辑表达式，列出真值表，分析整个电路具有什么逻辑功能？ (1) 划分功能块 可将电路划分为2个逻辑功能块。 (2) 分析功能块的逻辑功能 显然各功能块均为逻辑函数发生电路。可写出每个输出的逻辑函数式并列出真值表。 6.7 控制系统为了实现时序配合，要求输入、输出波形如图题所示，t1可在1~99s之间变化，试用CMOS精密单稳态触发器4538和电阻R、电位器RW和电容器C构成电路，并计算R、RW和C的值。 6.10 用555定时期和逻辑门