VHDL顺序语句(Sequential).pptVIP

3）while … loop 语句 例：sum:=0; i:=0; abcd: while (i10) loop sum:=sum+i; i:=i+1; end loop abcd; 注：循环变量 i 需事先定义、赋初值，并指定 其变化方式。一般综合工具不支持 while … loop 语句。 三 wait 语句 进程在仿真时的两个状态： 执行或挂起。 进程状态的变化受wait 语句或敏感信号量变 化的控制。 可设置 4种不同的条件： wait -- 无限等待 wait on -- 敏感信号量变化 wait until -- 条件满足（可综合） wait for -- 时间到 3、如果有 wait 语句，则不允许有敏感信号表。 三 并行信号赋值语句 包括三种： 简单并行信号赋值； 条件信号赋值； 选择信号赋值。 共同特点： 1、赋值目标必须是信号，与其它并行语句同 时执行，与书写顺序及是否在块语句中无关。 2、每一信号赋值语句等效于一个