EDA综合课程设计【学习课件】.ppt

四、设计原理： 在同一芯片EPF10K10上集成了如下电路模块： 1．时钟计数：秒——60进制BCD码计数； 分——60进制BCD码计数； 时——24进制BCD码计数； 同时整个计数器有清零，调分，调时功能。在接近整数时间能提供报时信号。 2．具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。 3．蜂鸣器在整点时有报时驱动信号产生。 五、实验内容及步骤： 1.根据电路持点，用层次设计概念将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口。培养学生之间的合作精神，同时加深层次化设计概念。 2.了解软件的元件管理深层含义及模块元件之间的连接概念，对于不同目录下的同一设计，如何融合。 3.适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，让学生有更深一步了解。熟悉了CPLD设计的调试过程中手段的多样化。 4.按适配划分后管脚定位，同相关功能块硬件电路接口连线。 六、模块说明: 各种进制的计数及时钟控制模块（10进制、6进制、24进制）; 扫描分时显示、译码模块; 扬声器编码模块; 各模块都用VHDL语言编写。 各功能模块连接示意图如图所示。 数字钟各模块连接示意图 七、实验连线： 输入接口： 1．代表清零、调时、调分信号RESET、SETHOUR、SETMIN的管脚分别连接按键开关。 2．代表计数时钟信号CLK和扫描时钟信号