2 综合计时系统的设计规划李爽开题报告.docVIP

科学技术学院 SCIENCE TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 毕业设计（论文）开题报告 题 目： 利用CPLD/FPGA设计综合计时系统 学 科 部： 信息学科部 专 业： 电子信息工程 班 级： 07级（2）班 学 号： 7020907059 姓 名： 李 爽 指导教师： 丁 杰 填表日期： 2010 年 12 月 10 日 选题的依据及意义： 当今社会是数字化的社会，是数字集成电路广泛应用的社会。数字集电路本身在不断地进行更新换代。它由早期的电子管、晶体管、小中规模集成电路、发展到超大规模集成电路(VLSIC，几万门以上)以及许多具有特定功能的专用集成电路。但是，随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路(ASIC)芯片，而且希望ASIC的设计周期尽可能短，最好是在实验室里就能设计出合适的ASIC芯片，并且立即投入实际应用之中，因而出现了现场可编程逻辑器件(FPLD)，其中应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)随着大规模可编程逻辑器件（CPLD：复杂可编程逻辑器件；FPGA：现场可编程门阵列）的飞速发展，传统的电路设计方法已大为改观。许多传统的逻辑电路完全可以用可编程逻辑器件来代替，并且可提高系统的可靠性，减小PCB的面积，使产品小型化，还有利于保护知识产权。利用EDA（电子设计自动化）技术设计可编程逻辑器件已成为现代电子设计的一种必然趋势。本就是基于FPGA芯片完成的钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。 软/硬IP芯核产业的迅速发展，/CPLD器件上实现多功能电子钟。 本课题研究方案 方案： 在单片FPGA/CPLD器件上实现计时模块、时钟设置模块、报时闹钟模块以LED数码块显示模块以及一定的外围电路。 系统功能描述: 用一片FPGA和其它辅助器件构成一个综合计时系统,显示当前的小时、分钟、秒。还可以通过两个按键进行时钟的预置，一个是调节键，用于调节目标数位的数字，对调节的内容敏感，如调节分钟或秒时，保持按下时自动计数，否则以脉冲计数；另一个为功能键，用于切换不同状态：计时、调时、调分、调秒、调小时制式；实现准点报时功能；实现闹钟功能 系统状态转移图、顶层方框图以及系统的外部输入信号: 顶层方框图和状态转移图如下: set FPGA 部分 LED显示 Up clock FPGA的电子钟系统顶层方框图 clock信号为系统的工作时钟信号,频率为24MHz.通过对其进行分频后作为秒计数器的计数时钟信号，set为功能信号，up调节信号，按下set键调节切换不同状态，up调节对应时间, 当输出时间与定时时间比较相同时，闹钟报时，输入整点信号，实现整点报时。 研究目标及工作进度： 研究目标： 构建一个电子钟模型，并用VHDL硬件描述语言在单片FPGA/CPLD器件上实现。采用LED显示，除一般功能外，实现整点报时及闹钟功能。 工作进度： 1 理解课题内容，做相关资料，软件准备，的使用，查阅。 初步形成方案，写出开题报告。 开题报告部分部分。 部分绘出原理图布线图。 毕业设计论文补充资料，毕业设计论文，准备论文答辩。 准备论文答辩FPGA设计及应用[M]．西安：西安电子科技大学出版社．