数字逻辑第四章.pptVIP

作业： 4-16, 4-21, 4-22 带有异步置0置1输入的JK触发器波形 4.5.4主从触发器的特点 主从JK触发器虽然只在时钟的下降沿↓改变一次状态，满足了来一个时钟只翻转一次的要求，可用于同步时序电路；但在CP=1期间，主触发器对外是开放的，所以也容易受干扰信号的影响。在使用时，应该减少CP=1宽度，减少触发器可能接收干扰的时间。 作业： 4-2, 4-3, 4-10, 4-12, 4-14 4.6集成边沿触发器(Edge_triggered Flip-Flop) 边沿触发器只在时钟信号的某一边沿(上升沿↑或下降沿↓)才改变一次状态，状态转换方向仅取决于转换前（CP↑或CP↓）一瞬间的数据输入。其它时间的输入不影响触发器的输出，因而提高了抗干扰能力，工作更可靠。 边沿触发器从电路结构上可分成两类：一类利用门的延迟，另一类用门电路构成维持－阻塞电路，以实现边沿触发的功能。 4.6.1负边沿JK触发器 1.结构 两个与或非门构成基本RS触发器，两个与非门G7、G8用来接收JK信号。时钟信号一路送给G7、G8，另一路送给G2、G6。注意CP信号是经G7、G8延时，所以送到G3、G5的时间比到达G2、G6的时间晚一个与非门的延迟时间（1tpd），这就保证了触发器的翻转对准的是CP的负边沿。 2.工作原理 (1)当CP=0时，与门G2、G6=0，与非门G7、G8封锁，S=R=1，使触发器的输出保持不变。 (2)当CP=1时，G7、G8接受JK输入，由图可得输出表达式： 触发器的输出仍保持不变。 (3)在CP由1→0的瞬间，CP信号是直接加到G2、G6输入端，但G7、G8的输出S和R，需要经过一个与非门延迟tpd才能变为1。设 为G1在这一瞬间的输出，则S、R在没有变为1以前，仍维持CP下降前的值： 将S、R代入： 与以前提到的JK触发器的特征方程相同。 该触发器只有时钟下降沿前的JK值才能对触发器起作用并引起翻转，实现了下降沿触发JK触发器的功能。 4.6.2维持－阻塞D触发器 工作原理: (1)当CP＝0时，如图所示，门3和门4的输出都是1，使触发器的输出维持原状态。 , (2)当CP＝1时，如图4.6.2 (b)所示，输入的D信号经过门6～3加到由门1和门2构成的 触发器的输入端，有 =D即S=D，R= ，使电路的输出为： (3)在CP=1期间，如果D发生变化， 其结果只是使门6的输出变为1，而其它各门的输出仍然与图(b)相同，输出不会改变。即：在CP＝1期间，门4→门6，门3 →门5及门3→门4的反馈线起了维持和阻塞作用，因此称这种电路为维持－阻塞型电路。 只有在时钟上升前的D信号才能进入触发器并引起翻转，故为边沿型触发器，称为正边沿型D触发器。 RD SD Q Q D CP 符号 RD SD D CP Q Q SD RD CP D Qn+1 0 1 × × 1 0 1 0 × × 0 1 0 0 × × 1＊ 1＊ 1 1 ↑ 1 1 0 1 1 ↑ 0 0 1 1 1 0 × Qn 功能 下表是正边沿型D触发器功能表。其中 为异步置1和置0输入信号，均为0有效，非置位工作时都应为1，注意两个置位输入不能同时为0。 4.6.3JK触发器和D触发器产品 根据用途不同，触发器芯片在封装、输入、输出方面有所不同： 封装：芯片内的触发器个数不同 输入：输入端子个数不同，时钟控制方式不同，置 位、复位的有无不同 输出：有双轨、单轨、三态输出等 型号 特性 J 输入 K输入 时钟 置1 置0 7472 主从JK J1·J2·J3 K1·K2·K3 独立 √ √ 7470 正边沿JK J1·J2·J3 K1·K2·K3 独立 √ √ 74H160 双JK负边沿 J K 独立 独立 独立 74H108 双JK负边沿 J K 公共 独立 独立 74109 双JK正边沿 J 独立 独立 独立 74H101 JK负边沿 J1AJ1B+ J2AJ2B K1AK1B+ K2AK2B 独立 √ × 7473 双主从JK J K 独立 × 独立 74276 四JK负边沿 J 独立 公共 公共 74376 四JK正边沿 J 公共 × 公共 几种JK触发器芯片特性 几种D触发器芯片特性 型号 特性 输入 输出 时钟 置1 置0 74LS171 4D正边沿 D 公共 × 公共 74LS174 6 D正边沿 D Q 公共 × 公共 74LS273 8 D正边沿