FPGA_ASIC-一种零NRE的可编程ASIC eASIC.pdfVIP

电子发烧友 电子技术论坛 一种零NRE 的可编程ASIC——eASIC 刘国霖 亚讯科技有限公司 摘要：在激烈的市场竞争中，创新和差异化对产品的成功至关重要。为了达到这一目的， 必须寻找能够价格合理的IC 解决方案实现特定的差异化应用。 关键词：NRE， ASIC ，可编程逻辑 在激烈的市场竞争中，创新和差异化对产品的成功至关重要。为了达到这一目的，必须寻 找能够价格合理的IC 解决方案实现特定的差异化应用。随着工艺的提高和市场的变化， 标准单元ASIC 面临的风险越来越多：一是NRE 费用越来越高。而中国IC 公司刚起步， 力量比较薄弱，往往缺少雄厚的资金来保证；二是定制时间长，而市场的变化又比较快。 一个ASIC 设计成功以后，当初看到的市场不一定还在；三是用户的需求变化快，产品更 新换代频繁，这就要求ASIC 也要随着变化。正因为如此，全球ASIC 设计新项目的数量 逐年下降。而FPGA 又面临着单片价格问题。一个用FPGA 设计的产品开始量产的时候， 高昂的价格降低了产品的竞争力。此外，高功耗也限制了产品的性能。本文介绍一种零 NRE 可编程ASIC 技术——eASIC 技术和产品，以及设计和生产流程。由于无需NRE， 这种创新的芯片设计技术能极大地降低风险，使得各公司都能设计得起自己创新的IC。 现有几种IC 设计技术的优缺点 现有的IC 技术可分成四种：门阵列ASIC 、标准单元ASIC 、FPGA 和结构化ASIC 。传统 的门阵列ASIC 采用“ 门海”方法，将许许多多晶体管阵列预先刻制在晶圆上做成半成品存 放起来。之后，根据特定的设计要求，再用金属层将晶体管连接起来。因此，对于不同的 设计而言，其金属层和过孔层是不一样的。然而，随着工艺演进到0.18um 以下，再缩小 晶体管面积已经失去优势，因为触点的面积和金属线宽度限制了阵列的使用，故采用门阵 列无法再显著节省成本和时间了。因此，对今天许多应用而言，门阵列技术已经不是一种 可行的选择。 标准单元ASIC 具有高性能、高密度、低功耗以及良好的设计灵活性等优点。标准单元ASIC 是建立在各种预制的单元库上的。这些库由ASIC 厂商提供。用户使用这些库来实现他们 的设计。设计完成之后，可交给ASIC 厂商或流片厂商制造。对某一个特定的设计，从散 装的硅片开始，每一掩模层都需要制造。这就意味着高成本与长时间。当工艺演进到 0.13um 以下时，使用8~9 层金属互连，掩模的成本呈现指数增加，制作周期也变得越来 越长。例如，一套90nm 的NRE 费用通常高达100 万美元。除非有巨大的产量支撑，否 则无法消化高昂的费用。随着市场产品的个性化和多样化、上市时间加快、更新换代的速 度加快、产品生命周期的缩短，越来越少的产品能达到如此巨大的产量。 另一方面，当工艺进步到深亚微米，逻辑单元的传输延迟相对于信号的布线延迟而言已经 不重要了，而布线延迟变得很难预测。由于在增大密度的同时互连线的电阻、电容也变大 了，串扰、开关功耗以及定时收敛等问题成为深亚微米标准单元ASIC 的大障碍。通过提 高密度得到性能改善的回报越来越小，极限逐渐凸现。 电子发烧友 电子技术论坛 FPGA 具有灵活的可编程性。因为不需要掩模，不产生NRE 费用，深受广大设计者的欢 迎。利用FPGA 设计软件平台，用户可以方便将FPGA 器件编程为自己所需要功能的芯 片。然而FPGA 有其天生不足之处，80% 的硅片面积被用作布线路由。与标准单元ASIC 相比，FPGA 占用的面积大、单价高、功耗高、保密性差。这些缺陷将FPGA 的应用局限 在样机、功能验证、低密度和低产量的应用场合。从而无法占据ASIC 市场的主导地位。 而且随着工艺的深入，FPGA 也面临着与标准单元ASIC 一样的问题，即路由延迟变得很 难预测，设计周期也会因此被延长。 结构化ASIC 的概念与门阵列相似，只不过采用了预制“逻辑单元海”而不是“ 门海” 。每个逻 辑单元由许多晶体管和几层金属层组成，形成基本逻辑功能诸如查寻表(LUT)、多路复用 器(MUX)、触发器Flip－Flop 等。将千千万万的逻辑单元预先制作在硅片上，并用若干层 金属将它们连接起来做成半成品晶元。在这个基础上，通过最上面的几层金属将逻辑单元 互连起来，实现用户定制的设计。结构化ASIC 结合了FPGA 的粗颗粒组织结构和标准单 元ASIC 的金属布线路由层，吸收了各自的长处，规避了双方的缺陷。结构化ASIC 的密 度可以