7-2VHDL语言的程序结构.pptVIP

VHDL基本结构 设计实体、实体说明和结构体之间的关系 例:一个二输入门电路的VHDL描述。 Entity and_gate is Port(a：in bit; b：in bit; c：out bit); End and_gate; Architecture behave of and_gate is Begin c＝a and b; End behave; ??实体名实际上是器件名，最好根据相应的电路功能确定。如4位2进制计数器用counter4b；8位加法器用add8b；3/8译码器用ym_38。 实体名必须与文件名相同，否则无法编译。?? 实体名不能用工具库中定义好的元件名。 实体名不能用中文，也不能用数字开头。 使用类属参数说明语句易于使设计具有通用性。 ENTITY and_gate IS GENERIC（delay ：time); PORT(a：in bit; b：in bit;c：out bit); END and_gate; ARCHITECTURE behave OF and_gate IS BEGIN c＝a and b after (delay); END behave; 现在要求实现这样一个设计：由三个二输入与门电路组成下图所示的四输入与门功能，要求门1的延迟时间为5ns，门2的延迟时间为6ns，门2的延迟时间为7ns。 实 体 举 例 ENTITY black_box IS Generic ( constant width : integer:= 7); PORT (clk , rst: in std_logic; d: in std_logic_vector(width downto 0); q: out std_logic_vector(width downto 0); co:out std_logic); END black_box; 练习 编写包含以下内容的实体代码： 端口 D 为12位输入总线; 端口 OE 和CLK 都是1位输入 ; 端口 AD 为12位双向总线; 端口 A为12位输出总线; 端口 INT 是1位输出 ; 端口 AS 是一位输出同时被用作内部反馈。 练习答案 ARCHITECTURE a OF _ _entity_name IS SIGNAL signal_name : STD_LOGIC; SIGNAL signal_name : STD_LOGIC; BEGIN END a; 并行处理语句 ??并行处理语句具体地描述了结构体的行为和结构。 ??并行处理语句位于结构体中begin和end之间。 ??并行语句有五种类型，可以把它们看成结构体的五种子结构。这五种语句结构本身是并行语句，但内部可能含有并行运行的逻辑描述语句或顺序运行的逻辑描述语句，如进程内部包含的即为顺序语句。 ??五种语句结构分别为块语句、进程语句、信号赋值语句、子程序调用语句和元件例化语句。 第7章 VHDL 语言基础 ENTITY full_adder IS PORT(A,B,Cin : IN STD_LOGIC; S,Co: OUT STD_LOGIC ); END full_adder; ARCHITECTURE dataflow OF full_adder IS SIGNAL tmp1,tmp2:STD_LOGIC; BEGIN tmp1 = A xor B; tmp2 = tmp1 and Cin; S = tmp1 xor Cin; Co = tmp2 or (A and B); END dataflow 第7章 VHDL 语言基础 Library ieee； Use ieee.std_logic_1164.all; Entity example is port(a, b: in std_logic;y: out std_logic); End example; Architecture and2_arc of example is Begin process(a, b)