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* 逻辑功能定义 在Verilog 模块中有3种方法可以描述电路的逻辑功能： （1）用assign 语句 assign x = ( b ~c )； 连续赋值语句 常用于描述组合逻辑 门元件例化 模块元件例化 例化元件名 门元件关键字 （2）用元件例化（instantiate） and myand3( f,a,b,c)； 注1：元件例化即是调用Verilog HDL提供的元件； 注2：元件例化包括门元件例化和模块元件例化； 注3：每个实例元件的名字必须唯一！以避免与其它调用元件的实例相混淆。 注4：例化元件名也可以省略！ * 逻辑功能定义 （3）用 “always” 块语句 always @(posedge clk) // 每当时钟上升沿到来时执行一遍块内语句 begin if(load) out = data; // 同步预置数据 else out = data + 1 + cin; // 加1计数 end 结构说明语句 注1：“always” 块语句常用于描述时序逻辑，也可描述组合逻辑。 注2：“always” 块可用多种手段来表达逻辑关系，如用if-else语句或case语句。 注3： “always” 块语句与assign语句是并发执行的， assign语句一定要放在“always” 块语句之外！ * Verilog HDL模块的模板（仅考虑用于逻辑综合的部分） module 顶层模块名 ( 输入输出端口列表) ； output 输出端口列表； input 输入端口列表； //（1）使用assign语句定义逻辑功能 wire 结果信号名； assign 结果信号名 = 表达式 ； //（2）使用always块定义逻辑功能 always @(敏感信号表达式) begin //过程赋值语句 //if语句 // case语句 // while,repeat,for循环语句 // task,function调用 end * // （3）元件例化 module_name instance_name (port_list); // 模块元件例化 gate_type_keyword instance_name (port_list); // 门元件例化 endmodule 例化元件名也可以省略！ * 关键字 关键字——事先定义好的确认符，用来组织语言结构；或者用于定义Verilog HDL提供的门元件（如and，not，or，buf）。 用小写字母定义！ ——如always，assign，begin，case，casex，else，end，for，function，if，input，output，repeat，table，time，while，wire 用户程序中的变量、节点等名称不能与关键字同名！ * Verilog HDL关键字 edge else end endcase endfunction endprimitive endmodule endspecify endtable endtask event for force forever fork function highz0 highz1 if ifnone initial inout input integer join large macromodule medium module nand negedge nor not notif0 notif1 nmos or output parameter pmos posedge primitive pulldown pullup pull0 pull1 and always assign begin buf bufif0 bufif1 case casex casez cmos deassign default defparam disable 硬件描述语言的发展至今已有30多年的历史，并成功应用于各个阶段：建模、仿真、验证和综合等。 20世纪80年代，已出现了上百种硬件描述语言，并对设计自动化曾起到了极大的促进和推动作用。 这些语言一般各自面向特定的设计领域与层次，而且众多的语言使用户无所适从。 20世纪80年代后期，硬件描述语言向着标准化的方向发展。最终，Verilog HDL和VHDL语言适应了这种趋势，先后成为IEEE标准。 在美国和日本等先进的电子工业