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ch03-VerilogHDL基础与组合电路建模课案
工程学院
信息技术教研室;3.1 Verilog HDL基本语法规则;3.1 Verilog HDL基本语法规则;3.1.1 词法规定 ;标识符:给对象（如模块名、电路的输入与输出端口、变量等）取名所用的字符串。以英文字母或下划线开始
如，clk、counter8、_net、bus_A 。
关键词:用Verilog语言本身规定的特殊字符串定义语言的结构。例如，module、endmodule、input、output、wire、reg、and等都是关键词。关键词都是小写，关键词不能作为标识符使用 。;为了表示数字逻辑电路的逻辑状态，Verilog语言规定了
4种基本的逻辑值。
;3.1.3 常量及其表示;3.1.3 常量及其表示;3.1.4 数据类型;表3.1.3 线网类型变量及其说明;关于“多重驱动”;3.1.4 数据类型;寄存器变量类型;硬件模型的区别
仿真过程的区别;3.2 Verilog HDL门级建模;基本概念：;Verilog HDL 基本门级元件（Primitive : 原语）;6.4.1 多输入门;基本门的调用方法举例：;真值表举例;3.2.2 多输出门;3.2.3 三态门;;module addbit (a, b, ci, sum, co);
input a, b, ci;
output sum, co;
wire a, b, ci, sum, co, n1, n2, n3;
xor u0(n1, a, b,)，
u1(sum, n1, ci);
and u2(n2, a, b)，
u3(n3, n1, ci);
or (co, n2, n3);
endmodule ;门级描述小结：;3.3 Verilog HDL数据流建模与运算符;3.3 Verilog HDL数据流建模与运算符;3.3.1 数据流建模;module mux2to1_dataflow(D0, D1, S, Y );
input D0, D1, S;
output Y;
wire Y ;
//下面是逻辑功能描述
assign Y = (~S D0) | (S D1); //表达式左边Y必须是wire型
endmodule ;module mux2x1_df (D0,D1,S,L);
input D0,D1,S;
output L;
assign L = S ? D1 : D0;
endmodule ;module decoder_df (A1,A0,E,Y);
input A1,A0,E;
output [3:0] Y;
assign Y[0] = ~(~A1 ~A0 ~E);
assign Y[1] = ~(~A1 A0 ~E);
assign Y[2] = ~(A1 ~A0 ~E);
assign Y[3] = ~(A1 A0 ~E);
endmodule
;3.3.2 运算符及其优先级;对同一个操作数的重复拼接还可以双重大括号构成的运算符{{}}
例如{4{A}}=4’b1111，{2{A},2{B},C}=8’;位运算符与缩位运算的比较;a、b的初值同为4‘b0100，c和d的初值同为4’b10x0;一般用法：
condition_expr?expr1:expr2;;2. 运算符的优先级;3.4 组合电路的行为级建模;3.4 Verilog HDL行为级建模;3.4.1 行为级建模基础;1. always语句的一般用法：;（3） if (condition_expr1) true_statement1;
else if (condition_expr2) true_statement2;
else if (condition_expr3) true_statement3;
……
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