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用 FPGA实现 VGA显示 大连辽无二电器有限公司 刘 硕 (船用导航雷达分会技术交流论文) 摘要：本文介绍了一种用FPGA结合 DDRSDRAM和单片机，在 VGA显示器上显示 字符、图形信息的方法。本设计克服了单片机系统信息输出功能薄弱的缺点，为单 片机和其他嵌入式系统的信息输出提供 了一个解决方案 ，使得其应用范围更加广阔。 关键字：FPGA DDRSDRAM VHDL Hsync Vsync 1 VGA显示控制器的实现 PC机在VGA的显示器(通常包括 CRT和液晶显示器)上的信息显示是通过显卡完成的。 单片机在VGA显示器上显示信息同样需要类似的模块来辅助，因此我们设 计 了和显卡功能 相似的VGA显示控制器来辅助单片机在 VGA显示器上显示信息。下面介绍640×480分辨 率、60HZ刷新率的通用VGA显示控制器的设计方法，并说明FPGA如何在 VGA接 口的显示 器上显示信息。 1．1 VGA时序产生模块的设计 要实现~GA显示控制器的功能，首先需要了解VGA信号的参数和时序。根据VGA时 序，本论文研究并实现了VGA显示控制器，设计中用4bit代表一个象素，640 ×480分辨率需 要 150K字节的内存。象素时钟频率的选择与VGA监视器的刷新频率和分辨率相关，60HZ 刷新率时，象素时钟频率为25MHZ，其计算公式为： 时钟频率=(行象素数+行消隐点数)×(一场行数+消隐行数)×刷新率。 图1．1 VGA时序 《船用导航雷达))2009年第 1期 图1．1为VGA信号的时序。每一一显示行的时间为800个象素时钟周期，每场包括 521 行。行同步脉冲的宽度为96个象素时钟周期，场同步脉冲的宽度为 2行。在行同步信号 Hsync的行同步期间及其前肩(16CLK)和后肩(48CLK)，消隐信号blank为低电平，表示消隐 期。在场同步信号Vsync的场同步期间及其前肩(10行)和后肩(29行)，消隐信号 blank同样 为低电平，表示消隐期。 1．2 视频同步信号的生成 产生同步信号的时钟应当是点时钟经分频而来，分频数应为2、4、8，按照 2的指数来选 取，这样对于向串行器传送视频数据的电路设计 比较方便。 ●行同步计数器 l行同步头计数器 ：决定行同步头的宽度 2行正程计数器 ：决定行周期的宽度 3这两个计数器都采取减计数，当同步头计数器减到 0‘’时，停止计数，并重新装人预制 值，并使行正程计数器开始计数，当行正程计数器计到 0‘’时，停止，并重新装人预制值，并使 行同步头计数器开始计数。这样就可以形成连续的行同步信号。 ●场同步计数器 1场同步头计数器：决定场同步头的宽度 2场正程计数器：决定场正程的宽度 3逐行扫描：场同步头与行同步头同时开始，也是减计数，当同步头计数器减到 0‘’时，停 止计数，重新装入预制值，并使场正程计数器开始计数，当场正程计数器计到 0‘’时，停止，重 新装人预制值，并使场同步头计数器开始计数。这样就可以形成连续的，与行同步信号满足 2．1．3时序中所规定关系的场同步信号。 ●显示有效信号的生成 1行有效起始计数器：决定从行正程开始到行有效开始的区间。与行正程同时开始减计 数，计到 0‘’时，重装预制值，并启动行有效计数器。 2行有效计时器：决定以行中有效的现实区间。在行有效起始计数器计到 0‘’后，开始减 计数，计到 0‘’时，停止。 3场有效信号的生成与行有效信号的生成类似，不同之处在于：含有效对时钟计数，而场 有效对行同步计数，但是所用时钟与行有效是一样的。 1．3 VGA视频信号的输 出 视频信号只有在行正程和场正程期间才可以输出，是具体的要求来确定视频信号的有效 期 ，通常小于行正程的时间。 口’一厂，1一厂乙L』n] 划 i ： -E { 图 1．2