数字电路第五章.pptVIP

5.1 双稳态存储单元电路 74HC/HCT373 八D锁存器  4. 典型集成电路 74HC/HCT373的功能表 高阻 × × × H 高阻 × × × H 锁存和禁止输出 H H H* L L L L L* L L 锁存和读锁存器 H H H H L L L L H L 使能和读锁存器（传送模式） Qn Dn LE 输 出 内部锁存器 状 态 输 入 工作模式 L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。 5.3 触发器的电路结构和工作原理 5.3.1 主从触发器 5.3.2 维持阻塞触发器 5.3.4 触发器的动态特性 5.3 触发器的电路结构和工作原理 1. 锁存器与触发器 锁存器在E的高(低)电平期间对信号敏感 触发器在CP的上升沿(下降沿)对信号敏感 在Verilog HDL中对锁存器与 触发器的描述语句是不同的 主触发器 从触发器 1 Q’ Q’ 主触发器根据R、S的状态触发翻转 0 从触发器的状态不受影响 0 1 主触发器的状态不受R、S的影响 从触发器据Q’、Q’的状态翻转 1S C1 1R Q Q 逻辑符号 触发器在时钟脉冲的负跳沿触发翻转，因此，输入信号在CP负跳沿前加入 功能与同步RS触发器的功能一样 动作特征：CP的高电平期间主触发器存储信号，在CP的低电平到来时从触发器状态随主触发器状态的改变而变化。 S CP R G 8 G 7 G 9 G 5 G 6 1 Q Q G 3 G 1 G 2 G 4 5.3.1 主从触发器 Q从＝Q主 主从一致原则 S R Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 X 主从RS触发器真值表 1S C1 1R Q Q 主从RS逻辑符号 CP 1S C 1 1 R Q Q CP 同步RS逻辑符号 CP=0时 CP=1时 S R Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 X 同步RS触发器真值表 5.3.1 主从触发器 工作原理： TG3截止，TG4导通——从触发器维持在原来的状态不变 由传输门组成的CMOS主从D触发器 D CP CP G 1 G 2 CP CP CP CP Q Q G 3 G 4 CP CP TG 1 1 1 TG 2 TG 4 TG 3 1 1 主触发器 从触发器 Q’ (1) CP正跳变后：CP=1 TG1导通，TG2截止——输入信号D送入主触发器Q’ Q=Q从 不变 CP=1： (2) CP负跳变后：CP=0 TG1截止，TG2导通——主触发器维持原态不变 TG3导通，TG4截止——从触发器状态受主触发器状态改变 由传输门组成的CMOS主从D触发器 D CP CP G 1 G 2 CP CP CP CP Q Q G 3 G 4 CP CP TG 1 1 1 TG 2 TG 4 TG 3 1 1 主触发器 从触发器 Q’ 逻辑符号 Q=Q从不变 CP=1： 工作原理： Q主 不变 CP=0： Q=Q从＝D 逻辑图 逻辑符号 置 1 端 置 0 端 1 0 1 0 0 1 1 0 SD、RD分别为直接置1和置0信号，低电平有效。 基本RS触发器 5.3.2维持-阻塞触发器 SD=RD =1 0 1 1 1 1 Qn+1=Qn D D CP = 0 CP = 0 期间D信号存于Q6 1 1 1 工作特点: CP由0变1 D D D D D D 在CP脉冲的上升沿到来时，触法器的状态改变，且与D信号相同 SD=RD =1 1 1 1 1 1 1 1 CP 上升沿时将数据D存于Q3 工作特点: CP=1 D D 1 若D=Q3=1， Q4=0 1 0 0 置1维持线，置0阻塞线 1 SD=RD =1 1 1 1 1 1 1 1 1 CP 上升沿时将数据D存于Q3 Q＝1=D 0 0 工作特点: CP=1 D D 1 若D=Q3=0， Q4=1 0 1 1 置0维持线，置1阻塞线 0 1 SD=RD =1 0 1 1 1 1 1 1 1 CP 上升沿时将数据D存于Q3 Q＝0=D 工作特点: 维持阻塞D触发器在CP脉冲的上升沿产生状态变化，属上升沿触发方式。其次态取决于CP脉冲上升沿到达前瞬间D的信号。 又称这种触发器为边沿触发器 逻辑符号 工作特点: 特性方程: 状态转换图 逻辑功能表 1 1 1 1 0