基于FPGA的PCI-Express总线设计.ppt

基于FPGA的高速IO技术 PCIe技术简介 基本的I/O概念 单端输入，2个IC间仅用单一的信号连接，该信号与指定的电压范围进行比较，得出逻辑值。 差分信号 差分输入，一对标识为V+和V-的导线来表示。当V+V-时，信号定义成正极信号，当V+V-时，信号定义成负极信号 。 差分信号 很久以来主要是用于长距离传送，而不用于PCB上的芯片间通信 差分信令的发展 随着IC通信速度的提高，系统和IC设计者开始寻找可以处理更高速度的信令方法。 与单端信令相比，差分信令有几点优势： 1.抗干扰能力强 2.能有效抑制EMI 3.时序定位精确 两个IC间的通信的时序模型 有三种用于两个IC间通信的时序模型： 系统同步 源同步 自同步 系统同步（共同时钟/普通时序系统） 时序模型 示意图 源同步的应用背景 在低速通信中，大多数的信号延时都被忽略了，因为与有效时间相比，延时时间很短。但是，随着速度的提高，管理延时越来越困难，甚至最终变得不可能。 改善问题的方法之一及时发送数的同时发送一个时钟副本。这种方法叫源同步。它可以极大的简化时序参数。 源同步结构图与时序图 时序模型 源同步示意图 源同步的缺点 源同步设计导致时钟域数量的剧增。对于具有有限时钟缓冲器的现场可编程门阵列（FPGA）和必须量身定制每个时钟树的专用集成电路（ASIC）等器件来说，这将带来时序约束和分析难题。 对于采用大型并行总