硬件实验： 电子时钟电路图、主要VHDL程序、波形仿真图及操作截图.docVIP

【附录】 一、全局电路图 二、局部电路图 1.计时模块设计 （1） 图2.1.1 秒位计时电路 （）（）（1） 图2.2.1 秒位校时电路 （） 图2.2.2 分位校时电路 （） 图2.2.3 时位校时电路 3.复位模块设计 电路请参看全局电路图。 4.报时模块设计 如图2.4.1所示 图2.4.1 整点报时电路 5.分频与译码模块设计 本实验设计中，分频与译码模块由VHDL编程实现，VHDL程序的结构： 在VHDL程序中，库用来存放已经编译过的实体说明、结构体、程序包和配置等，它可以作为其他设计单元的资源。在VHDL程序中，程序包主要用来存放各个设计实体都能共享的数据类型、子程序说明、属性说明和元件说明等部分。 （1）分频程序及注释如下： library ieee; --引用IEEE库 use ieee.std_logic_1164.all; --使用STD_LOGIC_1164程序包 use ieee.std_logic_arith.all; --使用STD_LOGIC_ARUTH程序包 use ieee.std_logic_unsigned.all; --使用STD_LOGIC_UNSIGNED程序包 entity Separate is --实体Separate说明 port (clk1k:in std_logic; --链接模式:名称clk1k,端口模式IN, 数据类型STD_LOGIC Hz1_out:out std_logic; --链接模式: 名称Hz1_out，端口模式OUT, 数据类型STD_LOGIC Hz10_out:out std_logic); --链接模式: 名称Hz10_out，端口模式OUT, 数据类型STD_LOGIC end Separate; architecture fenp of Separate is --结构体fenp说明 signal f10hz:std_logic; --信号说明：信号名f10hz，数据类型STD_LOGIC signal f1hz:std_logic; --信号说明：信号名f1hz，数据类型STD_LOGIC begin process(clk1k) --进程语句 variable numa:integer range 0 to 100; --变量说明：名称numa，类型INTEGER，范围0—100 variable numb:integer range 0 to 511; --变量说明：名称numb，类型INTEGER，范围0—511 begin if clk1kevent and clk1k=1 then if numa250 then numa:=numa+1; else numa:=1; f2hz=not f2hz; end if ; if numb500 then numb:=numb+1; else numb:=1; f1hz=not f1hz; end if ; end if; Hz1_out=f1hz; Hz2_out=f2hz; end process; end fenp; 所形成的模块如图：图（2）数码管显示译码程序及注释如下：ibrary ieee; --引用IEEE库 use ieee.std_logic_1164.all; --使用STD_LOGIC_1164程序包 use ieee.std_logic_arith.all; --使用STD_LOGIC_ARUTH程序包 use ieee.std_logic_unsigned.all; --使用STD_LOGIC_UNSIGNED程序包 entity decoder is --实体decoder说明 Port (Qa,Qb,Qc,Qd:in std_logic; --链接模式:名称Qa、Qb、Qc、Qd,端口模式IN, --数据类型STD_LOGIC q3:out std_logic_vector(6 downto 0) ); --链接模式: 名称q3[6…0]，端口模式OUT, --数据类型STD_LOGIC_VECTOR end deco