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数字电路与EDA 技术 xilingsnow@163.com 实验五 参考课件代码， 1、设计一个4 连续0 或者4 个连续1 的序列检测FSM 。 实现方法1 将sw 作为一个18 位序列，通过用时钟控制下位移来模拟序列的产生。这里面需要注意当18 序列检测结 束后，应能够 //该代码为0000 或者1111 序列检测。假设sw 为18 位输入序列，检测其中 //1111 和0000 的数目，将结果显示在 hex7hex6 和hex1hex0 上。ledr 显示 //sw 状态。CLOCK_50 为输入时钟，状态控制时钟为分频后的1hz。 //sw 每秒取一次值，作为输入，i_stop 是输入截止信号。 module lab5001(SW,HEX7,HEX6,HEX5,HEX4,HEX3,HEX2,HEX1,HEX0,LEDR,CLOCK_50,KEY,LEDG); input[17:0] SW; input[3:0] KEY; output[6:0] HEX7,HEX6,HEX5,HEX4,HEX3,HEX2,HEX1,HEX0; output[17:0] LEDR