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- 2017-05-28 发布于河南
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vhdl基本语法
Verilog HDL 的基本语法
——周立功Actel产品线
版板所有© 广州周立功单片机发展有限公司 2007
系统任务和编译预处理语句 目录
目 录
1 调试用的系统任务
2 常用编译预处理语句
版板所有© 广州周立功单片机发展有限公司 2007
系统任务和编译预处理语句 系统任务
系统任务($monitor)
提供监控和输出参数列表中的表达式或变量值功能
多模块调用$monitor
$monitor($time,,”rxd=%b,txd=%b”,rxd,txd);
在多模块调试的情况$monitor 需配合$monitoron和$m
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