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东南大学电工电子实验中心实验报告课程名称：计算机逻辑结构及设计第三次实验实验名称：时序逻辑电路院（系）：吴健雄学院专业：姓名：学号：实验室: 实验组别：同组人员：实验时间：年月日评定成绩：审阅教师：实验目的掌握时序逻辑电路的一般设计过程掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求掌握时序逻辑电路的基本调试方法熟练使用示波器和逻辑分析仪观察波形图掌握ISE软件的使用方法掌握VHDL语言实验原理数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。常用时序逻辑器件：D触发器D触发器有六个端口，CP接时钟周期信号，D为信号输入端。Q和~Q为信号输出端，~S和~R为使能控制端。在两个使能控制端都输入1时触发器锁存D，~R为0，~S为1时输出Q为1，反之输出Q为0.不允许两个使能端同时为0，会造成不稳定的未知状态。D触发器是时序逻辑电路的基本器件，主要作用是在时钟信号上升沿将D的信号输出。MSI计数器计数器74161为模16计数器，其中包含两个使能端ENP和ENT，一个同步置数