EDA技术与应用讲义第5章第2节VHDL基本语句二基本单元电路表达.pptxVIP

第5章 VHDL基本语句（二）EDA技术与应用 课程讲义;上一章内容 回顾;本章内容;VHDL代码中的时序逻辑 和 组合逻辑表达;不完整的 条件语句 的VHDL;不完整的 条件语句 的电路图;ENTITY COMP_GOOD IS PORT ( a1 : IN BIT; b1 : IN BIT; q1 : OUT BIT ); END ENTITY COMP_GOOD; ARCHITECTURE one OF COMP_GOOD IS BEGIN PROCESS(a1,b1) BEGIN IF a1 b1 THEN -- comparing it with example 4_9,p82 q1 = 1; ELSE q1 = 0; END IF; END PROCESS; END ARCHITECTURE one;;改进代码的电路图;时序逻辑之：信号边沿检测;VHDL代码中的边沿信号检测（EVENT 语句）;更多的： 边沿 信号检测 的VHDL代码 表达（一）;更多的： 边沿 信号检测 的VHDL代码 表达（二）;更多的： 边沿 信号检测 的VHDL代码 表达（三）;他们有何不同？;再看3段 沿检测？ 代码;VHDL语句的 执行时间顺序 问题;执行时间：例子;结论： 关于 VHDL代码的执行时间 顺序问题;8位4级 缓冲器电路;8位4级 缓冲器电路：电路图;8位4级 缓冲器电路：仿真图;再看2个signal和variable的例子;4选1 选择器的电路图（5-10代码）;4选1 选择器的电路图（5-11代码）;上面 2 个图的 差异？;顺序语句 并行语句;顺序语句 ;并行语句;Signal Assignment Statement Concurrent Signal Assignment Statement ;基本单元电路的VHDL代码;三态门：要点;三态门：图; LIBARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY tri_s IS PORT ( enable, : IN STD_LOGIC; datain : IN STD_LOGIC_VECTOR(7 DOWNTO 0); dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END ENTITY tri_s; ARCHITECTURE BEHAV OF tri_s IS BEGIN PROCESS ( enable, datain ) BEGIN IF enable = 1 THEN dataout = datain; ELSE dataout = ZZZZZZZZ; -- error code :dataout = zzzzzzzz; END IF; END PROCESS; END ARCHITECTURE BEHAV;;双向缓冲器：图;双向缓冲器：代码;双向缓冲器：一个错误的代码;双向端口：ex5_14 ex5_15;双向端口：设计提示;4位计数器（一）;4位计数器（二）; ENTITY CNT10 IS PORT ( CLK, RST, EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END ENTITY CNT10; ARCHITECTURE bhv OF CNT10 IS BEGIN PROCESS(CLK,RST,EN) VARIABLE CQI: STD_LOGIC_VECTOR( 3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0 ); ELSIF CLKEVENT AMD CLK = 1 THEN IF EN = 1 THEN IF CQI 9 THEN CQI := CQI + 1; ELSE CQI := (OTHERS =0 ); END IF; END IF; END IF; IF CQI = 9 THEN COUT = 1 ;