_通信工程 开题报告.doc

毕业论文开题报告撰写要求 1.开题报告的主要内容 1）课题研究的目的和意义； 2）主要参考文献综述； 3）课题研究的主要内容； 4）研究方法； 5）实施计划。 6）主要参考文献：不少于5篇，其中外文文献不少于1篇。 2．撰写开题报告时，所选课题的课题名称不得多于25个汉字，课题研究份量要适当， 研究内容中必须有自己的见解和观点。 3.开题报告的字数不少于3000字（艺术类专业不少于2000字），其中，主要参考文献综述字数不得少于1000字，开题报告的格式按学校《本科毕业设计/论文撰写规范》的要求撰写。 4. 指导教师和责任单位必须审查签字。 5．开题报告单独装订，本附件为封面，后续表格请从网上下载并用A4纸打印后填写。 6. 此开题报告适用于全校各专业，部分特殊专业需要变更的，由所在院（系）在此基础上提出调整方案，报学校审批后执行。 武昌首义学院本科生毕业论文开题报告 学 生 姓 名 学 号 专业班级 院（系） 指导教师 职称 课题名称 基于FPGA的图像数据处理FIFO核设计 1. 课题研究的目的和意义 异步FIFO(FirstInFirstOut,先进先出对列)存储器是一种在数字系统中得到广泛应用的先进先出逻辑器件。在现代集成电路芯片中,由于设计规模的不断扩大,一个系统中往往含有多个时钟,使用异步FIFO可以在两个不同时钟系统之间,快速而方便地传输实时数据,所以异步FIFO常用于数据的缓存和容纳异步信号的频率或相位的差异。数据读、写操作是跨时钟域的，因而数据的丢失概率不为零。对于 异步FIFO存储器而言，数据是由某一个时钟域的控制信号写人FIFO,而由另一个时钟域的控制信号将数据读出FIFO。 异步FIFO电路是现代集成电路芯片飞速发展的产物，应用领域十分广泛，潜在市场需求量十分庞大，但由于国内对该方面研究起步较晚，国内的一些研究所和厂商开发的FIFO电路还远不能满足市场和军事需求，所以对异步FIFO电路的研究非常的具有意义。 2．主要参考文献综述 在20世纪80年代早期对FIFO存储器的容量和速度需求都很低，所以那时的FIFO芯片是基于移位寄存器的中规模集成（MSI）器件，由于这种芯片在容量不会太大，所以其速度也不可能很快。新型的FIFO芯片是基于RAM结构的大规模集成（LSI）电路，其内部存储单元使用一个双端口RAM，具有输入和输出两套数据线。由于采用RAM结构，数据从写入到读出的延迟时间将大大缩短。这种芯片能在存储宽度和深度上得到很大的发展。目前，为了更大的提高芯片容量，其内部存储单元使用动态RAM代替静态RAM，并在芯片内部集成刷新电路，通过内部仲裁单元控制器件的读写及自动刷新操作[1]。 国内外设计FIFO时，通常使用两种方法，一是利用可编程逻辑器件来构造FIFO(如Xilinx公司)，二是利用Verilog、VHDL等硬件描述语言来对FIFO的功能结构进行描述。在大部分的EDA软件中，都是通过综合器来完成对EDA等硬件语言的编译的，综合器将硬件描述语言的描述转变为物理可实现的电路形式，由于FIFO是基于RAM结构的，大部分的参考资料都是建立在数组存取的基础上对FIFO进行描述的，然而综合器对数组的综合一般是将其转变为寄存器的结构，这带来的缺陷是综合后的结构会非常庞大，造成在大容量的FIFO设计时，会产生大量面积的浪费，甚至无法集成[2]。 近年来随着FPGA( Field Programmable Gate Array,现场可编程门阵列）技术的发展，FPGA的低功耗、高可靠性、在线可编程、可重构性、开发周期短、开发费用低廉等特性，使得利用其实现高可靠性、高速 的异步FIFO存储器成为可能。有了利用VHDL硬件描述语言，直接调用其FPGA芯片内部可编程的底层硬件资源，完成高速异步FIFO存储器设计的思路和方法。例如相关研究人员着重分析了异步FIFO的标志逻辑设计及亚稳态现象的解决方案，提出了一种新的设计算法，给出了一种基于Xilinx公司的Spaman II系列FPGA芯片，在ISE设计平台下，编译实现的髙速异步FIFO存储器模型[3]。 随着IC的发展，模块与模块之间的通信设计中，多时钟的情况已经不可避免；数据在不同时钟域之间的传输很容易引起亚稳态；异步FIFO就是一种简单、快捷的解决方案。FIFO（First In First Out，先入先出队列）存储器是一种双端口数据存储器，一个端口用于将数据写入FIFO，另一个端口用于将数据从FIFO中读出。通常采用的是基于带2个指针的环形结构。要写入数据的存储地址放在写指针中，存储单元中要读出数据的地址放在读指针中。其基本结构包括双端口存储单元、状态标识产生逻辑和扩展逻辑，且允许同时对存储单元的2个端口（读端口和写端口）进行存取[4