第四篇QuartusII使用方法.ppt

本章结束！！！ 为了构成全加器顶层设计，必须将半加器设置成可调用的元件。在打开半加器原理图文件的情况下选择file?Creat/update?create symbol Files for Current File命令，即可将当前文件变成一个元件符号存盘，以待在高层次设计中调用。 使用完全相同的方法也可以将VHDL文本文件变成原理图中的一个元件符号，实现VHDL文本与原理图的混合输入设计方法。转换中要注意： 1）转换好的元件必须存放在当前工程的路径文件夹中 2）按前面图的方式进程转换，只能针对被打开的当前文件。 要建立顶层文件，必须打开一个原理图编辑窗口，在新打开的原理图编辑窗口中双击，在下图所示的选择h_adder.bdf元件所在的路径，调出元件，并按图连接号全加器电路图，以f_adder.bdf名将此全加器设计存在同一路径d:\adder的文件夹中。 将顶层文件f_adder.bdf设置成工程，上图4-79为f_adder.bdf的工程设置为窗口，其工程名和顶层文件都是f_adder,上图4-80是工程文件加入窗口，最后还要 选择目标器件。工程完成后进行全程编译，下图4-81是全加器工程的仿真波形。 本节通过一个8位流水线乘法累加器的实例来介绍原理图为工程，以VHDL文本描述和宏功能块为原理图元件的混合输入和设计方法。 1）用VHDL设计16位加法器。作为乘法累加器的元件之一，用VHDL文本表述。 将此加法器输入，然后将其转化为原理图元件，选择File?Creat/update?Create symbol files for current file即可将当前文件adder16b.vhd变成一个元件符号存盘。待调用。 2）顶层原理图文件设计。在原理图编辑窗口调入前面已转换好的加法器元件Adder16B.vhd，再调入乘法器宏功能模块。在弹出的Symbol窗口中，选择路径d:\quartus\libraties的megafunction，再选择此项中的arithmetic中的lpm_mult。单击ok将弹出下图4-82LPM宏模块编辑窗口。选择VHDL输入文件名，mult8b。在此后出现的窗口中选择此乘法器有流水线功能结构，从而产生一控制流水线寄存器的时钟信号脚clock。再在图4-83图中选中Use dedicatied multiplier circuitry单选按钮，这样对于嵌入式乘法器的cycloneII系列FPGA，编译器将自动选择此专用乘法器。同理可以编辑并调入8位锁存器lpm_ff0进入原理图编辑窗口，最后按照图4-84所示将它们连接起来并起名muladd,bdf后存盘。以muladd.bdf为定层文件建立工程。 3）仿真。工程muladd的仿真波形如上图，由波形可见，clock的第一个上升沿由锁存器的乘数和被乘数为0，所以在第二个上升沿后得到的结果为s=0*0+23*15=345，而在第3个上升沿后得到的结果s=23*15+23*15=690,第4个上升沿后得到的结果为s=23*15+16*21=681 4)如上图，对图4-84在进行不同项目的选择后，编译报告给出不同的资源利用情况。在图4-83所示的窗口中选择Use logic elements,生成图4-86左侧的数据表明乘法器全部使用Les构成，共占用224个Les；但若选择其余两项中的任一项都将得到如图4-86右侧所示的数据报告，数据表明使用了两个嵌入式乘法器，而Les只耗用了17个。 习 题 习 题 设计正弦信号发生器前，必须首先完成存放波形数据ROM的设计，利用MegaWizard Plug-In Manager定制正弦信号数据ROM宏功能模块，并将以上的波形数据加载于此ROM中。设计步骤： 1）打开MegaWizard Plug-In Manager初始对话框。选择Tools? MegaWizard Plug-In Manager命令。选中Create a new custom megafunction variation,即定制一个新模块。单击Next按钮。 在storage下选LPM_ROM再选择Cyclone器件和VHDL语言并选择ROM文件路径 2）选择ROM控制线，地址线和数据线。8位的数据宽度和64个数据，选择地址锁存控制信号 3）图4-43中What should the RAM block type be 栏选Auto。在适配中将自动嵌入RAM模块的类型。在图4-45中选择指定路径上的数据文件，输入ROM的ID号。 4）在最后生成的ROM元件文件中可以看到调用初始化数据文件语句：init_file = “d:/sin_gnt/dataHEX”需要修正以便指定的工程可以移动到其它路径上去。 init_file = “./