12A40742A107电子测量2014第二组课.pptVIP

时基产生电路的基本要求 标准性： “单位时间”作为计数器频率和时间测量的本地工作基准，应当具有高稳定度和高准确度； 多值性：为了适应计数器较宽的测量范围，要求“单位时间（时基）”可多档选择。 常用“时基”有：1mS、10mS、100mS、1S、10S； 朴素的时基原理 功能：产生测频时的“门控信号”（多档闸门时间可选）及时间测量时的“时标”信号（多档可选）； 实现：由内部晶体振荡器（也可外接），通过倍频或分频得到。再通过门控双稳态触发器得到“门控信号（时基）”； 例如：若fc=1MHz,经106分频后，可得到fs=1Hz(周期Ts=1s)的时基信号，经过门控双稳态电路得到宽度为Ts=1s的门控信号。 频率的基本分类 频率：单位时间内的重复次数； 测量频率：固定时间段内的计数器操作； 信号频率的分类： 普通频率范围1Hz?300MHz； 低频率范围：1Hz; 高频范围：300MHz; 测量方法的适用范围 普通频率范围：固定时基内的计数值； 低频率范围：测量周期，然后求倒数； 高频率的测量：超外差+PLL+计数器； FPGA器件特性的支持 高精度的时基来源于高精度的时钟源 电子计数器内部时间、频率基准采用石英晶体振荡器（简称“晶振”）为基准信号源； 基于压电效应产生稳定的频率输出。但是晶振频率易受温度影响，普通晶体频率准确度为10-5； 晶振类型 输出频率(MHz) 日稳定度 准确度 普通 1，10 10-5~10-6 10-5 温度补偿 1，5，10 10-6~10-7 10-6 单恒温槽 1，2.5，5，10 10-7~10-9 10-6~10-8 双恒温槽 2.5，5，10 10-9~10-11 优于10-8 晶振“脸谱” 技术进步永无止境：Silicon Oscillators for more “任意”频率：PLL in a Typical FPGA Chip 利用FPGA测量频率的灵活性 短时基“捕捉”瞬态频率变化； 长时基测量平均频率； 时基不一定是选通脉宽 时基的产生—定时器（计数固定的周期）； “高级”—实际逻辑利用脉冲传递状态信息； 两个同步脉冲构成时基 巧妙利用Basic_Trig脉冲 Basic_trig的上升沿取样（锁存）计数结果； Basic_trig的高电平对计数器异步复位； Basic_trig为触发器输出，没有毛刺，上述操作不会出现误动作； FPGA侧频率的基本逻辑结构 仿真结果分析 仿真结果深度分析 阶段小结 测量频率中涉及到两个时钟： 1、产生“时基”的本地参考时钟fc； 2、被测信号的频率fx； 测量频率必须产生时基； 时基的长度可以折算成本地参考时钟下的计数器计数长度； 时基不一定是“长”选通电平，也可以是同步脉冲； 继续深入观察与思考 被测频率表达式； Bsic_trig还能干什么？ 在FPGA中加个乘法器试试看！！ 再看看仿真结果 谁动了我的小数点 定点数的运算规则 可以降低芯片功耗么？ 设法减少内部逻辑状态的翻转频率。 Basic_trig触发一个小状态机； 乘法器加装时钟使能信号； 变了模样 结果并没有变 新的问题又出现了！ 可以改善细微频率变化的“捕获”能力么？ 如何改善？ 可以做到工作参数可编程么？ 如何做到可编程？ 可以做到自动换量程么？ 如何实现上述功能？ 看看修改后的逻辑 用事实说话 利用移位寄存器实现可编程 传说中的SPI接口，本质上就是 Shift-Register 同步去抖的行为特征—时序逻辑仿真 划划看—脉冲沿提取逻辑的时序行为 逻辑设计中，学会使用“与”，“或”和“异或”逻辑； 分析、理解逻辑离不开Tco和Tpd 边沿检测的时序行为 大道从简—活用基本逻辑门 脉冲沿分离的时序行为 在计数器之前--基本逻辑要素与概念 逻辑使能； 同步计数使能； 同步复位（清零）； 异步复位； 同步置位（预置数）； 异步置位； 竞争冒险的去除； 带使能端的计数器 行为级描述 Module en_cnt_10bit( enable, sclr, clk, cnt_out ); Input enable; Input sclr; Input clk; Output [9:0] cnt_out; Reg [9:0] cnt_out; Always @(posedge clk) Begin if (sclr) cnt_out=10’d0; else if(enable) cnt_out=cnt_out+1; else cnt_out=cnt_out; End endmodule 异步操作的描述 Always @(posedge clk or posedge aclr) B