8.4数字逻辑课件电子系剖析.ppt

* * 8.4　现场可编程门阵列（FPGA）器件 8.4.1　概　述 8.4.2　FPGA器件基本结构 8.4.3　可配置逻辑模块（CLB） 8.4.4　可编程I/O模块（IOB） 8.4.5　可编程内部互连资源（ICR） Field Programmable Gate Array 8.4.6　FPGA的应用举例 73 728 6 376 2 304 48×48 62 000 XC4062XL 51 200 3 840 1 600 40×40 44 000 XC4044EX 32 768 2 560 1 024 32×32 25 000 XC4025E 32 768 2 560 1 024 32×32 25 000 XC4025 12 800 1 120 400 20×20 10 000 XC4010 3 200 360 100 10×10 3 000 XC4003E 3 200 200 100 10×10 3 000 XC4003H 3 200 360 100 10×10 3 000 XC4003/A 最大RAM位数 触发器数 CLB数 CLB阵列 门　数 器　件 表8-4-1 XC4000系列器件主要特征 8.4.1　概　述 　　FPGA一般是可配置逻辑模块CLB(Configutable Logic Blocks)、输入/输出模块IOB(Input/Output Blocks)和互连资源ICR (Interconnect Capital Resource)及一个用于存放编程数据的静态存储器SRAM组成。不同公司的FPGA器件基本结构、性能不尽相同。 图8-4-1 XC4000系列FPGA基本结构 CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB CLB 可编程开关矩阵 可编程输入/输出模块IOB 互连资源ICR 可配置逻辑模块CLB 8.4.2　FPGA器件基本结构 　　IOB提供内部逻辑阵列与外部引出线之间的编程接口；ICR经编程实现CLB与CLB以及CLB与IOB之间的互连。 8.4.3　可配置逻辑模块（CLB） 　　每个CLB由两个触发器、两个独立的4输入组合逻辑函数发生器（F、G）和由数据选择器组成的内部控制电路构成。 　　CLB有13个输入和4个输出，输入与输出可与CLB周围的互连资源相连，如图8-4-3所示。 　　两个组合逻辑函数发生器F和G为查找表结构。其工作原理类似于用ROM实现多种逻辑函数，F和G的输入等效于ROM的地址码，通过查找ROM中的地址表，即可得到相应的组合逻辑函数输出。 图8-4-3 CLB与互连资源互连关系 开关矩阵 开关矩阵 开关矩阵 开关矩阵 F4 C4 G4 Yout Y G3 C3 F3 G2 C2 F2 Xout G1 C1 K F1 X 互连资源 逻辑图 图8-4-4 CLB的配置 F/G F/G 4变量输入 (a) F/G F/G 5变量输入 输出 (b) H H F F 9变量输入 输出 (c) H H G G 输出 　　每个组合逻辑函数发生器的输出可以是4变量的任意组合逻辑函数。 　　第三个组合逻辑函数发生器H，可以完成3输入（F、G和外部输入H1）的任意组合逻辑函数。 　　将F、G和H编程组合配置，一个CLB可以完成任意两个独立4变量或任意一个5变量逻辑函数；或任意一个4变量逻辑函数加上一些5变量逻辑函数；甚至一些9变量逻辑函数。 图8-4-5 函数发生器作为RAM使用的框图 WE Din G G G1 G2 G3 G4 地址线A0～A3 WE Din F F F1 F2 F3 F4 地址线A0～A3 ≥1 M ≥1 M G写控制 F写控制 M ● WE D1/A4 D0 EC C1 C2 C3 C4 M M 配量存储器的一位 　　F和G组合逻辑函数发生器还可以作为器件内高速RAM或小的可读/写存储器使用，由工作方式字编程控制。当工作方式字设置存储功能有效时，作为内部存储器使用。 　　将WE、D1/ A4、D0和EC（不用）接入到CLB，作为存储器的写使能、数据信号或地址信号。F1～F4和G1～G4相当于地址输入信号，以选择存储器中的特定存储单元。 图8-4-6 XC4000的IOB结构 C1 1D Q 触发器 C1 1D Q 触发锁存器 延时 摆率控制 上拉/下拉电阻 VCC 输出缓冲器 输入缓冲器 OE 输出 输出时钟 I1 I2 输入时钟 I/O 8.4.4　可编程I/O模块（IOB） 　　XC4000 IOB由输入触发器、输入缓冲器和输出触发/锁存器、输出缓冲器组成，每个IOB控制一个外部引出端。 　　通过编程，可以将IOB作为输入或输出接口使用。