Lab_7硬体描述语言Verilog.doc

Lab_5 硬體描述語言Verilog 一、Verilog簡介 1.1 Verilog是什麼？ Verilog是一種用來描述硬體的語言，它的語法與C語言相似，易學易用，而且能夠允許在同一個模組中有不同層次的表示法共同存在，設計者可以在同一個模組中混合使用： a.電晶體層次（Transistor Model） PS.不建議使用此層次 b.邏輯閘層次模型（Gate Level Model） c.暫存器轉移層次（Register Transfer Level） d.行為模型（Behavioral Model） 等4種不同層次的表示法來描述所設計的電路。 1.2 為何要用Verilog來描述硬體以及模擬硬體呢？ 首先我要說的是在這裡所謂的“硬體”指的是“數位電路”,因為超大型積體電路（VLSI）設計技術與半導體製造工業的快速成長、使得數系統愈來愈複雜，以及電子產品的生命週期子於設計時所花的時間，往使用的「全訂製」（Full Custom）IC的設計流程並未能符合市埸的快速變化、因而未能廣泛使用於電子產品的設計中。因此數位系統設計人員及數位電路工程師急迫地需要一種能夠模擬數位電路或是系統的語言好用來驗証以及模擬數位電路的正確性以加快數位電路的設計，而Verilog就是用來模擬數位電路的動作。你可以把數位電路模擬用的Verilog與Full Custom裡與Hspice的做個相對應的比較。 1.3 數位電路的設計流程(See Figure 1.1) 第一步、「功能模擬」（Function Simulation）階段 ◆ 1.Verilog電路描述檔案（*.v檔） 我們將Verilog電路描述檔案（*.v檔）作為設計的輸入。 ◆ 6.功能模擬（Function Simulation）及電路的測試碼（Verilog Test Drive） 配合您所提供用於測試該模組電路的測試碼（Verilog Test Drive）,執行CAD軟體所提供的「功能模擬」（Function Simulation）用以確保模組的訊號輸出與預期的結果在訊號波形(Function)及時序(Timing)…等方面是否相同。 第二步、「邏輯閘層次模擬」（Gate Level Simulation）階段 ◆1.Verilog電路描述檔案（*.v檔） 我們將Verilog電路描述檔案（*.v檔）作為設計的輸入。 ◆2.Verilog語法檢查（Synnopsys HDL Compiler） SynopsysDesign Analyer的讀入Verilog電路描述檔（*.v）的過程會檢查其是否符合Verilog的語法格式。 ◆3.Verilog電路合成（Synopsys Design Compiler） Synopsys的Design Analyzer可依照您對該模組或是電路所下的限制條件（Constraints）、例如：面積（area）、效能（speed）…等等、作為電路合成的要求目標。 ◆4.邏輯閘層次描述（Gate Level Description） 完成步驟「3.Verilog電路合成（Synopsys Design Compiler）」之後會得到「邏輯閘層次描述（Gate Level Description）」 ◆5.邏輯閘層次模擬（Gate Level Simulation）及7.電路的測試碼（Verilog Test Driver） 配合您所提供用於測試該模組電路的測試碼（Verilog Test Drive）,執行CAD軟體所提供的「邏輯閘層次模擬模擬」（Gate Level Simulation）用以確保模組的訊號輸出與預期的結果在訊號波形(Function)及時序(Timing)…等方面是否相同。 第三步、「模擬結果」（Simulation Output Comparison）階段 ◆8.功能及時序模擬結果比較（Compare Output） 將「功能模擬」（Function Simulation）階段的模擬結果以及「邏輯閘層次模擬」（Gate Level Simulation）階段的模擬結果，比較他們之間的訊號輸出與預期的結果在訊號的波形(Function及時序（Timing）…等方面是否相同。這二個階段的模擬結果未必都會相同， 尤其是在訊號的時序（Timing）方面或多或少會有誤差的。因為在「功能模擬」（Function Simulation）階段是比較接近理想的狀態下的模擬結果，。而在「邏緝閘層次模擬」階段因為已經合成出邏緝閘層次的電路了，所以是會比較接近最後所需電路（實際狀態下）的模擬結果。 數位電路設計流程圖: Figure 1.1 二. 如何編寫Verilog硬體描述語言 2.1 Verilog的語法協定 ◆識別字（Identifiers） ，