原创力文档Lab_7硬体描述语言Verilog
Lab_5 硬體描述語言Verilog
一、Verilog簡介
1.1 Verilog是什麼？
Verilog是一種用來描述硬體的語言，它的語法與C語言相似，易學易用，而且能夠允許在同一個模組中有不同層次的表示法共同存在，設計者可以在同一個模組中混合使用：
a.電晶體層次（Transistor Model） PS.不建議使用此層次
b.邏輯閘層次模型（Gate Level Model）
c.暫存器轉移層次（Register Transfer Level）
d.行為模型（Behavioral Model）
等4種不同層次的表示法來描述所設計的電路。
1.2 為何要用Verilog來描述硬體以及模擬硬體呢？
首先我要說的是在這裡所謂的“硬體”指的是“數位電路”,因為超大型積體電路（VLSI）設計技術與半導體製造工業的快速成長、使得數系統愈來愈複雜，以及電子產品的生命週期子於設計時所花的時間，往使用的「全訂製」（Full Custom）IC的設計流程並未能符合市埸的快速變化、因而未能廣泛使用於電子產品的設計中。因此數位系統設計人員及數位電路工程師急迫地需要一種能夠模擬數位電路或是系統的語言好用來驗証以及模擬數位電路的正確性以加快數位電路的設計，而Verilog就是用來模擬數位電路的動作。你可以把數位電路模擬用的Verilog與Full Custom裡與Hspice的做個相對應的比較。
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