时钟树综合-南京邮电大学.ppt

对时钟插入多驱动能力的时钟缓冲器策略 对于负载很大的时钟树在根节点处采用多个buffer驱动，从而提高驱动负载的能力。 * 多驱动时钟树 三级缓冲器时钟树结构 * 缓冲器的插入可以通过将互连长线分割为较短的片断，由于缓冲器能恢复电平，这样就阻止了时钟线上电容的累加效应，从而显著地减少互连延时。 异步时钟树设计 在实际的SoC设计中，为了降低功耗提升速度，通常用非同步时钟即异步时钟设计来实现电路。 * 与同步电路相比，异步电路具有电路不规则，但是速度快,功耗低的特点。 同步电路与异步电路比较 锁存器时钟树 与寄存器相比较，锁存器的特点是数据在有效电平区间内传输，而不是在时钟的边沿传输；锁存器半个时钟周期内直通，故能在本周期内容忍一定的负的剩余时间或者借用下一级的时间(time borrowing)，因此锁存器上的时序更容易满足。 * 锁存器电路及其时序 门控时钟 门控时钟技术，即用一个控制信号控制时钟的开启在模块不工作时关闭时钟，在工作时打开时钟，从而通过降低触发器的总的翻转率达到降低功耗的目的。 * 门控时钟也存在一些缺点： （1）增加了设计复杂度，需要额外的逻辑对门控时钟进行控制 （2）增加了时序收敛难度 时钟树分析? * 由于时钟偏差(skew)的存在，在分析建立时间（setup time)时，会导致预留给两个寄存器之间的组合逻辑的延迟时间减小，从而降低了芯片的工作频率，也即降低了芯片的性能。 通过降低工作频率，牺牲性能可以解决时钟偏差所造成的建立时间违例问题，但是却不能解决由于时钟偏差所导致的保持时间违例，从而会导致芯片错误的动作。 * 它们之间的最大差异为dskew , 组合逻辑的延时分别用dc1 、dc2表示, 寄存器的延时用d 表示, 其建立时间约束为dsu , 保持时间为dh , 时钟周期为T。 建立时间违规。假设CLK1在0时刻跳变,则REG1出来的数据经过d+dc1时间, 到达REG2的D端, 这个数据要在下一个周期之内被REG2 锁存。假定dsu为0.2ns, 这就要求在CLK2跳变前的0.2ns数据就应该稳定。考虑最坏的情况, CLK2比CLK1早dskew,则有： dskew ≤T-d-dc1-0.2 如果有dskew T-d-dc1-0.2，则可能出错。 * 保持时间违规。假定dh为0.1ns , 这就要求在CLK2跳变后的0.1ns内, 数据A必须保持稳定。而下一个数据B在REG1中, 它到REG2 输入端的时间为d+dc1, B 的到达不能影响A 的正确接收。考虑最坏情况, CLK2比CLK1晚dskew ,则有 dskew ≤d+dc1-0.1 如果有dskewd+dc1-0.1, 则可能出错。这说明时钟到达REG2 的时间比到达REG1 的时间延迟太多, 使得数据端信号没能在时钟沿到来之后维持一段时间, 这就造成了保持时间违规。 时钟树与功耗分析 时钟树上的功耗也由静态功耗、短路功耗和跳变功耗三部分组成，其计算公式为 * P0 —单位buffer的静态功耗；N —时钟树上总共插入的buffer数量；Ki —第i 个buffer的尺寸，单位是最小buffer的整数倍； VT—NMOS和PMOS的阈值电压；VDD 一工作电压；K—NMOS和PMOS的介电常数；τ—输入波形的上升沿或下降沿转换时间； α—常数；fclk 一时钟树上时钟的频率；Co— 时钟树上单位长度的电容值；L(T)— 时钟树总的走线长度。 时钟树与功耗分析 时钟树上的静态功耗为各个buffer上静态功耗的和，故减少静态功耗的方法就是减少buffer的加权数。 时钟树上的短路功耗是芯片短路功耗的重要组成部分，它与转换时间（transition)成正比，与阈值电压的3 次方成反比。阈值电压由工艺条件决定，故降低时钟树上的功耗关键在于降低波形的转换时间。 时钟树上的跳变功耗主要由门的加权数值，以及互连线总的电容所决定。设法降低互连线的长度可以降低跳变功耗。 * 降低时钟树上的功耗 （1）减小时钟信号转换时间： 从短路功耗的分析可以看出，转换时间的大小与短路功耗成正比，故减小转换时间可以减少短路功耗。 （2）降低节点电容： 从跳变功耗的分析可以看出，节点电容的大小与跳变功耗成正比，故减小节点电容可以减少跳变功耗。 * 通过对三种功耗的分析得出：降低时钟树上的功耗，需要将时钟树的长度与驱动的加权数降为最小，实现的方案主要有： 时钟树与噪声分析 时钟树上噪声的主要类型： 耦合电容对寄存器的效应 * 当输入的数据D端由于耦合电容对寄存器的效应，从而产生尖脉冲噪声，该噪声超过一定的值，将在时钟上升沿触发时，被传递到输出端，从而产生触发器的不确定状态。 数据端