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《基于ChipsCope 软件的FPGA 板级调试》 基于ChipsCope软件的FPGA板级调试 武汉理工大学 通信工程 张克松 相信很多做过FPGA 开发方面的人，都会有所了解。FPGA 设计与开发的实现，要 注意把握对程序的编写与软件仿真，同时，更为重要还要对FPGA 的硬件结构有所掌握， 只有将自己编写好的程序下载到开发板上，并经过板级调试得到正确的结果，这才说明， 我们设计出的程序能够实现我们预期的目标。 在FPGA 的程序调试当中，一般的我们会自然的分成两个步骤。第一，利用现有的 软件资源设计所要实现功能的Verilog HDL 程序，然后，在软件进行功能仿真以确保程 序实现的功能是正确的；第二，在第一步的基础上，要对现有的程序进行管脚约束、IP 核添加、程序例化等一系列过程，并将例化好的程序进行例化，生成比特流文件，并将 该文件下载到FPGA 的开发板上进行实际的硬件调试，观察结果。 由于资源的限制，一些人往往只是倾向于第一步骤的操作，却往往忽略掉第二个步 骤的重要性。其实，相比较第一步，第二个步骤是更为重要的。它是我们最重要实现的 目的。如果忽视了它，我想失去的将是我们前行的“目的地”。而这一步确实是比较复 杂的，但是操作的模式确实基本相同的，所以，只要经常进行板级调试，定会对这部分 的操作掌握熟悉的。 下面以Xilinx 公司的ISE 与ChipScope 软件与Virtex II Pro 开发板，并结合2ASK 调 制的基本程序，对板级调试步骤做简要说明。 在这里先写出2ASK 调制的Verilog HDL 源程序。 module mask(rst,out,outdata,clk); output outdata; output out; input clk; input rst; parameter N=3d7; reg[2:0] n; reg[2:0] m; reg [0:0] count; reg carry; reg out; wire outdata; - 1 - 《基于ChipsCope 软件的FPGA 板级调试》 always @ (posedge clk ) begin if(!rst) begin count=1b01; carry=0; end else begin if(count==1b01) begin count=0; carry=~carry; end else begin count=count+1; end end end always @(posedge clk) begin if(!rst) begin n=3d0; m=3d0; out=0; end else begin