ModeSim实验报告5.docVIP

CPLD/FPGA设计实验报告 实验名称： 时序电路设计基础 实验目的： 掌握ModelSim软件的基本使用方法，完成基本时序电路设计 实验内容： 实验一　　八位全加器 创建工程 工程名称：t_add8 二、编写一个测试文件，完成对8位全加器的仿真。 `timescale 1ns/1ns module t_add8; reg cin; reg[7:0] ina,inb; wire [7:0] sum; wire cout; parameter delay=100; add_8 u1(cout,sum,ina,inb,cin); initial begin ina=8d0;inb=8d0;cin=1d0; #delay ina=8d0;inb=8d0;cin=8d0; #delay ina=8d50;inb=8d200;cin=1b1; #delay ina=8d150;inb=8d230;cin=1b0; #delay ina=8d200;inb=80;cin=1b0; #delay ina=8d220;inb=60;cin=1b1; #delay ina=8d100;inb=8d80; #delay ina=8d240;inb=8d20; #delay ina=8d255;inb=8d255;cin=1b1; #delay $stop; end initial $monitor($time,,,%d+%d+%d={%b,%d},ina,inb,cin,cout,sum); endmodule 三、源码。 module add_8(cout,sum,ina,inb,cin); input cin; input[7:0] ina,inb; output[7:0] sum; output cout; assign{cout,sum}=ina+inb+cin; endmodule 四、仿真结果。 五、RTL视图。 实验二 4选1数据选择器 一、创建工程 工程名称：t_mux4_1 二、编写一个测试文件，完成对4选1数据选择器的仿真。 `timescale 1ns/1ns module t_mux4_1; reg in0,in1,in2,in3; reg [1:0] sel; wire out; parameter delay=100; mux4_1 u1(out,in0,in1,in2,in3,sel); initial begin in0=0;in1=0;in2=0;in3=0;sel=0; #delay in0=0;in1=0;in2=0;in3=0;sel=0; #delay in0=0;in1=1;in2=0;in3=0;sel=1; #delay in0=0;in1=0;in2=1;in3=0;sel=2; #delay in0=0;in1=0;in2=0;in3=1;sel=3; #delay in0=0;in1=0;in2=0;in3=0;sel=0; #delay ; end endmodule 三、源码。 module mux4_1(out,in0,in1,in2,in3,sel); input in0,in1,in2,in3; input [1:0] sel; output reg out; always @ (in0,in1,in2,in3,sel) case (sel) 2b00: out=in0; 2b01: out=in1; 2b10: out=in2; 2b11: out=in3; default: out=1b11; endcase endmodule 四、仿真结果。 五、RTL视图。 实验三 3-8译码器 一、创建工程 工程名称：t_d38 二、编写一个测试文件，完成对3-8译码器（使用Assign语句实现74138功能）的仿真。 `timescale 1ns/1ns module t_d38; reg [2:0] a; reg g1,g2a,g2b; wire [7:0] y