terbi译码器的低功耗设计.PDFVIP

维普资讯 长江大学学报 (自科版)2005年 1o月第2卷 第1o期 ／理工卷 第2卷第4期 JournalofYangtzeUniversity NatSciEdit)Oct．2005Vo1．2No．10／SciEngV．Vo1．2No．4 Viterbi译码器的低功耗设计 张 权 ，李 劲 (山东聊城输油处，山东聊城zszooo) [摘要]Viterbi译码是一种应用广泛 的最大似然估计算法；而功耗是通信 系统设计 中的一个重要制约因 素，介绍 了3种 Viterbi译码 的低功耗设计方法。对这 3种设计方法 的原理和实际使用效果作 了详细 的阐 述 ，并分别做 了仿真试验。仿真结果表 明，这些方法能有效降低功耗 。 [关键词]Viterbi译码器 ；低功耗设计 ；最大似然估计算法 [中图分类号]TN764 [文献标识码]A [文章编号]1673—1409 (2005)1O一0356一O3 目前，人们对 Viterbi算法[1的结构和性能等方面的改进 以及对降低Viterbi算法的硬件规模和功耗 进行了大量研究。为了降低功耗，人们从 3个方面进行了考虑 ：①改进算法性能，简化硬件结构，从而 降低功耗[2]。②增加适当的硬件资源 ，从功耗角度对硬件结构加 以改进 ，减少跳变次数从而降低功 耗；如减少状态过渡 (SST)的Viterbi译码器[s]，用时钟f-j(clockgating)等常用方法进行低功耗设 计的改进结构[6]。③对功耗和性能取折中衷，通过适当降低性能达到减少功耗的 目的；如通过门限比 较减少计算量的自适应Viterbi算法[8]、 自适应减少状态序列检测的Viterbi译码器[9]和路径值控制判决 保存的序列Viterbi译码器[1等 。这里，笔者将分别介绍 3种Viterbi译码器低功耗设计的方法。 1 加比选择单元 (ACSU)的低功耗设计 通常任何卷积码的加 比选择模块 (ACSU)由基 (radix)为 2的加 比选择单元构成，利用 2个前面 状态的状态值和 4个从支路值单元 (BMU)获得的支路值来更新状态值 。 SM：一min {S^ 一l+B^ ，Sllzf…i+N／+B』 M ) SM ¨一min {S^ 一l+B^衙件 ，。』ll,fi+一Nl／+BM M 汁 ) (1) 式中，B ，是从状态i到状态_『的支路值 ； 为计算前后的状态数；N 为格状 图中的状态数 。蝶形 ACSU对每个输出状态产生一个代表所选路径的判决，该判决比特存储到SMU 中，用于输出单元中。 ACsu的加比选择操作判断下面的式子是否成立，并根据判断结果存储留选路径，更新状态值。 SM 一。+BM iSM Ⅳ／+BM ．2 SM：一l+B^ 汁 S^三Ⅳ／+B』 汁 (2) 式 (2)可用式 (3)的减法 比较来代替： S 一l— Slill …i+NIB 州 ～B懈 。 SM：一l— ll／[…i+N／BM2N／汁 一B^ 汁 (3) 假定状态值取 9bits，支路值 4bits，ACSU重排后的结构如图 1所示 。图中，△BM2i—B』 ，2— BMg“，aBM~．汁 一BM~~N／件 一B懈 汁 ，是 2个 5bits减法操作，在计算复杂度和功耗时可忽略。 在AMS0．8mCMOS库 中，用Mentor图形分析工具AutologicⅡ进行分析，功耗仿真是在 3．3V 电源电压和 10MHz工作频率下进行。对于 IS一95BCDMA标准 中的 Viterbi译码 ，重排后的面积减少 2l96／，功耗减少 32．895／[2]，可见这一简单的改进是卓有成效的。 2 回溯单元的低功耗设计 Viterbi译码器的输出部分有寄存器交换 (registerexchange)和回溯 (traceback)2种结构，后者 [收祷日期]2005一o8—12 [作者简介]张权 (1968一)，男 ，1993年大学毕业 ，工程师，现主要从事自动化仪表和信