基于FPGA的八位RISC CPU的设计.pdfVIP

维普资讯 基于 FPGA的八位 RISCCPU的设计 DesignF0r8一bitRlSCCPU BasedonFPGA (南京工业大学)张 杰 ZHANG JIE 摘要 ：从 CPU的总体结构到局部功能的实现采用 了 白顶向下的设计方法和模块化 的设计思想 ．利用 Xilinx公司的 SpartanⅡ 系列 FPGA，设计实现 了八住 CPU软核 。在 FPGA 内部不仅实现 了CPU必需的算术逻辑器、寄存器堆、指令缓冲、跳转计数、 指令集 ，而且针对 FPGA 内部 的结构特 点对设计进行 了地址和数据 的优化 。 关键 ：Verilog；RISCCPU；FPGA 中图分类号：TP368．1；TP302．2 文献标识码：A Abstract：The8-bitRISC CPU design referstotheTop—Downmethodandmodularization ideasfrom globalarchitecturedesign to1o- calfunctionimplementationbasedonFPGA ofXilinxcorporation．InFPGA，CPU IP Corehavenecessaryarithmeticlogicunit(ALU)， registerstack，instructionbuffer，Jump-counter，instruction-set，nadoptimizetheperformanceofCPUbasedonhtearchitectureofFPGA． Keywords：Verilog，CPU,FPGA 时钟发生器利用外部时钟信号 ，经过分频生成一 1 引言 系列时钟信号给CPU中的各个部件使用。为了保证分 随着数字通信和工业控制领域的高速发展 。要求 频后信号的跳变性能 ，在设计中采用了同步状态机 的 专用集成 电路 (ASIC)的功 能越来越强 ，功耗越来越 方法 。 低 ，生产周期越来越短 ，这些都对芯片设计提 出了巨 指令寄存器在触发时钟 clk1的正跳变触发下．将 大的挑战，传统的芯片设计方法 已经不能适应复杂的 数据总线送来的指令存人寄存器中。数据总线分时复 应用需求了。SoC(SystemonaChip)以其高集成度 。低 用传递数据和指令 ，由状态控制器的load_ir信号负责 功耗等优点越来越受欢迎。开发人员不必从单个逻辑 判别。load_ir信号通过使能信号ena口线输入到指令 门开始去设计 ASIC，而是应用己有 IC芯片的功能模 寄存器。复位后 ，指令寄存器被清为零。每条指令为两 块 ，称为核 (core)，或知识产权 (IP)宏单元进行快速设 个字节 16位 ，高 3位是操作码 ，低 13位是地址线。 计 ，效率大为提高。CPU的 IP核是 soC技术的核心 。 CPU的地址总线为是 13位 ，位寻址空间为 8K字节 。 开发出具有 自主知识产权的 CPUIP核对我国在 电子 本设计的数据总线是 8位 ，每条指令取两次 ，每次由 技术方面跟上世界先进 的步伐 。提高信息产业在世界 变量 state控制。 上的核心竞争力有重大意义 。 累加器用于存放当前的运算结果 ，是双 目运算 中 精简指令集计算机 mSC (ReducedInstructionSet 的一个数据来源 。复位后 ，累加器的值为零。当累加器 Computer)是针对复杂指令集计算机 CISC(ComplexIn— 通过使 能信 号 ena 口线收到来 自CPU状态控制器 structionSetComputer)提出的。具备如下特征 1)一个有 load