LDPC编码的FPGA实现.pdfVIP

第 34卷第 12 期 应 用 科 技 Vo l. 34 , №. 12 2007年 12 月 App lied　Science　and　Technology D ec. 2007 文章编号 : 1009 - 67 1X (2007) 12 - 0028 - 04 LDPC编码的 FPGA 实现 石 　雷 ,赵旦峰 ,薛 　睿 ,刘腾宇 (哈尔滨工程大学 信息与通信工程学院 ,黑龙江 哈尔滨 15000 1) ( ) 摘 　要 :低密度奇偶校验码 简称 LD PC码 是 目前距离香农限最近的一种线性纠错码 ,它的直接编码运算量较 大 ,通常具有码长的二次方复杂度. 为此 ,利用有效的校验矩阵 ,来降低编码的复杂度 , 同时研究利用大规模集 成电路实现 LD PC码的编码. 在 ISE 8. 2软件平台上采用基于 FPGA 的 V erilog HDL 语言实现了有效的编码过 程 ,为 LD PC码的硬件实现和实际应用提供了依据. 关键词 : LD PC码 ;校验矩阵 ; FPGA 实现 中图分类号 : TN 9 11. 22　　　文献标识码 : A Rea liza tion of FPGA for LD PC encod ing SH I L ei, ZHAO D anfeng, XU E R ei, L IU Tengyu (Co llege of Inform ation and Comm un ication Engineering, H arb in Engineering U n iversity, H arb in 150001, Ch ina) A b stract:Low den sity p aritycheck code (LD PC code) is a k ind of linear errorcorrecting code nearest to Shannon L im it. For LD PC code, the compu tational overhead for direct encoding op eration s is large, a s the comp lexity of encoding is the square of the length of codeword. H ence, th is p ap er reduce s the comp lexity of coding by u sing effective p aritycheck m atrix, and realizes the encoding device for LD PC code by u se of largescale in tegrated circu its. The effective encoding p roce ss based on FPGA w ith V erilog HDL language is imp lem en ted on ISE 8. 2 software p latform , p roviding a fea sib le basis for hardware imp lem entation and p ractical app lication of LD PC code. Keyword s:LD PC code s; p aritycheck m atrix; FPGA realization ( ) 　　低密度奇偶校验码