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关于DDR3的对比研究 关键字：DDR2内存 DDR3内存 读取均衡 SDRAM 数据传输 为实现集成式用户体验，如今的设备支持的功能越来越多，使各类接口承担了大量数据流量 压力。为了更高效地处理这些数据，提供高带宽的快速内存可解当前的燃眉之急。尽管内存 的种类多种多样，但在通过高带宽数据传输接口提供大量动态随机存取存储时，双倍数据速 率(DDR)内存仍占据着主导地位。这些类型的内存之所以被称为双倍数据速率是因为相比单 数据速率内存，它们可以在一个内存时钟周期内进行两次数据传输，进而提供双倍的性能。 一般来说，DDR 内存有多个存储体，内含交错的存储阵列以及预取缓冲区。对于所有数据 传输而言，内存地址可划分为存储体地址、行地址和列地址。DDR 内存的性能优势主要体 现在其预取架构和突发式操作上。当内存访问存储体的一个特定行时，预取缓冲区就会获得 一组相邻的数据字，并随后在内存时钟各个沿的I/O管脚上突发，无需单独的列地址。因此， 预取缓冲区越大，带宽就越高。此外，通过创建含有多个DDR 内存芯片的模块也可以实现 高带宽。 〈对于所有数据传输而言，内存地址可划分为存储体地址、行地址和列地址。DDR内存的 性能优势主要体现在其预取架构和突发式操作上。〉 在正常操作前，DDR 内存必须要以预先定义的方式进行上电和初始化。在进行读/写操作前， 需要激活/打开存储体的一个特定行(基本上是激活并增强该行的信号)，待操作完成后，若不 再需要访问该行，则可对其进行预充电操作或将其关闭。DDR 内存需要定期刷新，这样其 内容才不会丢失。 DDR 内存的预取缓冲区大小为2n(即每个内存访问周期2个数据字)，DDR2 内存的预取缓 冲区大小为4n(即每个内存访问周期4个数据字)，DDR3 内存的预取缓冲区大小为8n(即每 个内存访问周期8个数据字)。其中，n指I/O接口的大小，通常为4、8或16。这些预取计 划的有效性主要得益于空间区域性原则。 了解了这些基本知识后，接下来我们将进一步探讨DDR3 内存的具体特性和功能。 DDR3内存 与DDR2 内存相比，DDR3 内存的性能大大提高，主要体现在功耗进一步降低，能够在更 高的时钟频率下运行，且采用了8n预取结构，为数据传输提供了更高带宽。通常，DDR3 内存的工作电压为1.5V，内存时钟频率为400MHz~800MHz，从而使每管脚的数据传输速 率达到800Mbps~1600Mbps。DDR3 内存可在4位、8位、16位I/O接口上运行，支持的 突发长度为每内存访问周期4或8个数据字。DDR3 内存与DDR2 内存的重要特性对比见 表1。 表 1：DDR3与DDR2 内存的特性对比。 除了上述的特性改进之外，DDR3 内存中还新增了DDR2 内存所不具备的特性： ● 引入了FLY_BY拓扑结构，将命令和地址信号发送到内存模块，从而以更高的速度提供 更好的信号完整性。 ● 支持写入均衡(Writeleveling)和读取均衡(Readleveling)机制，以补偿由FLY_BY拓扑结 构造成的倾斜。 ● 采用专用ZQ管脚和ZQ校准序列并配合片上校准引擎来校验片内终结器(ODT)电路和输 出驱动器。 ● 引入了专门的复位管脚。 ● 支持低功耗强化特性。 ● 支持动态ODT特性，以提高写入操作的信号完整性。 以下章节中将详细描述DDR3的上述新特性。 SDRAM 数据传输 FLY_BY拓扑结构 DDR3 内存具有较高的信号传输速率，因此需要有一个新的拓扑结构将命令和控制信号发送 到不同的内存模块中。DDR2使用的是如图1所示的T型拓扑结构，但是这种拓扑结构由 于容性负载限制，无法支持较高的信号传输速率以及数量较多的内存模块。在T型拓扑结 构中，信号在被发送到各个内存模块前会先到达一个中心节点，从而限制了走线长度变动的 可能性，使走线长度局限到较短的路径。该拓扑结构无法可靠地支持较高的信号传输速率， 是因为在增加内存容量时，会出现多个stub且信号可检测到的容性负载也会增加。 图1：将内存控制器与DDR2 内存模块连接在一起的T型拓扑结构图，其中的命令/地址/ 时钟信号以分支结构发送到各个内存模块中。 为解决上述问题，DDR3 内存采用了FLY_BY拓扑结构，将命令和地址信号串联到各个内 存模块上，并在末端配备合适的电阻。在该拓扑结构中，信号可在不同的间隔时间内到达不 同的内存模块，可延迟遭遇内存模块输入容性负载的时间。这样一来，通过容性负载的减少， DDR3可以在不影响数据速率的同时提供更高的信号传输速率并提升内存系统的扩展性。图 2给出了