第3节 Verilog HDL基础.pptVIP

第3章 Verilog HDL基础 * * 4、行为建模方式 （3）过程赋值语句 ： 程序1：阻塞赋值 always @(posedge clk) begin reg1 = in1; reg2 = in2 ^ in3; reg3 = reg1; //reg1的新值 end 程序2：非阻塞赋值 always @(posedge clk) begin reg1 = in1; reg2 = in2 ^ in3; reg3 = reg1; //reg1的旧值 end 第3章 Verilog HDL基础 * * 4、行为建模方式 （4）其他语句 ： if-else语句和case语句：自学 注意对于没有完全枚举的情况，需要用else和default给出默认值。 循环语句：尽量少用，比较耗费资源。 第3章 Verilog HDL基础 * * 第3章 Verilog HDL基础 * * 3.5 表达式与操作符 操作符：9类 （8）条件操作符 格式如下： 条件表达式 ? 真表达式 : 假表达式 如果条件表达式为真（即值为1），则运算返回真表达式；如果条件表达式为假（即值为0），则运算返回假表达式。 如果条件表达式为x或z，结果将真表达式和假表达式按位操作，运算逻辑如下： 0与0得0，1与1得1，其余情况为x。 举例：变量c要取a和b中值大的那个数，则可以： c = (ab)