数字逻辑电路与系统设计第4章常用组合逻辑功能器件.pptVIP

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2017-06-11 发布于上海
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数字逻辑电路与系统设计第4章常用组合逻辑功能器件.ppt

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四选一数据选择器的逻辑符号 4.5 算术运算电路算术运算电路的核心为加法器. 4.5.1 基本加法器 1. 半加器(HA) 仅考虑两个一位二进制数相加, 而不考虑低位的进位,称为半加。 A B S C Σ CO 半加器逻辑符号设: A、B为两个加数，S 为本位的和，C 为本位向高位的进位。则半加器的真值表、方程式、逻辑图如下所示 A B C S 0 0 0 0 0 1 0 1 0 0 1 1 1 1 0 真值表 S=A⊕B C=AB 逻辑方程 =1 A B S C 逻辑图 2. 全加器在多位数相加时,除考虑本位的两个加数外,还须考虑低位向本位的进位. 例: 1 1 0 1 加数 1 1 1 1 加数 +) 1 1 1 1 0 低位向高位的进位 1 1 1 0 0 和实际参加一位数相加,必须有三个量,它们是: 本位加数 Ai 、Bi ；低位向本位的进位 Ci-1 一位全加器的输出结果为：本位和 Si ；本位向高位的进位 Ci 利用使能端实现扩展的例子： Y0 Y1 Y2 Y3 EN X0 X1 Y0 Y1 Y2 Y3 EN X0 X1 1 I0 I1 I2 Y0 Y1 Y2 Y4 Y3 Y5 Y6 Y7 （1）（2）当I2=0时，(1)片工作, (2)片禁止. 当I2=1时, (1)片禁止, (2)片工作. 由两片2线—4线译码器组成3线—8线译码器 2线—4线译码器组成4线--16线译码器 4.3.2 二—十进制译码器输入: BCD码. 输出: 十个高、低电平. (常称4线—10线译码器) 伪码 A3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 0 0 1 1 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 输出低电平有效真值表 4.3.3 通用译码器集成电路 74138 带使能端3线—8线译码器逻辑图引脚图思考题: 请用译码器集成电路74138设计一个三变量奇校验电路逻辑图 4.3.4 数据分配器数据分配是将一个数据源输入的数据根据需要送到不同的输出端上去，实现数据分配功能的逻辑电路称为数据分配器。分配器又叫多路复用器。数据分配器