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第一章 VHDL语言——绪论 EDA （Electronic Design Automation） VHDL 自顶向下的系统设计方法 应用VHDL的EDA过程 在系统编程技术 FPGA/CPLD的优势 VHDL的学习 Electronic Design Automation EDA技术就是以计算机为工具，在EDA软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件自动地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。 Very High Speed Integrated Circuit Hardware Description Language VHDL主要用于描述数字系统的结构、行为、功能和接口。 自顶向下的系统设计方法 自底向上设计方法 首先确定可用的元器件，然后根据这些器件进行逻辑设计，完成各模块后进行连接，最后形成系统。 TOP-TO-DOWN（自顶向下）： 采用硬件描述语言，在系统的基本功能或行为级上对设计的产品进行描述和定义，结合多层次的仿真技术、在确保设计的可行性与正确性的前提下，完成功能确认。然后利用EDA工具的逻辑综合功能，把功能描述转换成某一具体目标芯片的网表文件，输出给该器件厂商的布局布线适配器，进行逻辑映射及布局布线，再利用产生的仿真文件进行功能和时序的验证，以确保实际系统的性能。 自顶向下设计方法的优越性： 1 顶层的功能描述可以完全独立于目标器件的结构 2 设计成果的再利用得到保证 Intellectual Property Core (IP核) 3 可实现多人多任务的并行工作方式，使系统的设计规模和效率大幅度提高。 4 在选择实现系统的目标器件的类型、规模、硬件结构等方面具有更大的自由度。 In-System Programmability 采用ISP技术的CPLD／FPGA构成的系统可以在装配后进行逻辑设计和编程下载。并能根据需要对系统硬件功能实时地加以修改或按预定程序改变逻辑组态，从而使整个硬件系统变得像软件那样灵活而易于修改。即利用ISP技术，可在不改变硬件电路和结构的情况下重构逻辑，或硬件升级。 FPGA/CPLD的优势 高集成度、高速和高可靠是FPGA/CPLD最明显的特点，其时钟延迟可达纳秒级，结合其并行工作方式，在超高速应用领域和实时测控方面有非常广阔的应用前景。 第二章 VHDL语言——入门 2选1选择器设计 锁存器设计 全加器设计 2.1 二选一选择器设计 a和b分别是两个数据输入瑞的端口名，s为通道选择控制信号输入端的端口名，y为输出端的端口名。其逻辑功能可表述为： 若s=0，则y＝a； 若s＝1，则y＝b。 MUX21的RTL图 2.2 锁存器设计 与多路选择器不同，锁存器的工作状态必须用时序逻辑才能描述，锁存器的引脚D是数据输入端口、ENA是数据锁存使能控制端口，Q为数据输出端口。 Latch的RTL图 VHDL语言设计实体的基本结构 第3章 VHDL语言—程序结构 §3.1 VHDL程序基本结构 一个完整的VHDL语言程序通常可含有五个部分： 实体（Entity）：描述系统的外部接口信号 结构体（Architecture）：描述系统内部的结构和行为 配置（Configuration）：属性选项，描述层与层之间、实体与结构体之间的连接关系 程序包（Package）：属性选项，用于把共享的定义放置其中。具体讲，就是存放各模块都能共享的数据类型、常数、子程序等。 库（Library）：存放已编译的实体、结构体、程序包和配置，可由用户生成或由ASIC芯片制造商提供。 Entity-Architecture Pair 1．实体语句结构 类属(Generics)参数说明 类属说明的一般书写格式如下： GENERIC([常数名：数据类型[：设定值] {；常数名：数据类型[：设定值 ]})； 类属参量以关键词GENERIC引导一个类属参量表，在表中提供时间参数或总线宽度等静态信息。 类属参数的说明必须放在端口说明之前 端口说明 端口一般书写格式如下： PORT（ 端口名{，端口名}：方向 数据类型； ┇ 端口名{，端口名}：方向 数据类型 ）； 端口名 赋于每个外部引脚的名称通常以1个或n个英文字母或以字母打头后跟数字命名 如：d0、d1、sel、q 端口方向： 定义外部引脚是输入还是输出 表明方向的说明符如下： IN 输入，信号从端口进入结构体内； OUT 输出，信号从结构体内流经端口输出 （结构体内不再使用） INO