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实验4 模12分频器和模24分频器 实验工具：QuartusⅡ8.0 实验步骤： 实验内容： 一、用if…else描述的模12分频器（fdiv12）。 （1）Verilog语言描述设计 （2）综合 综合报告如图4-1-1 图 4-1-1 综合报告 （3）RTL视图 RTL视图如图4-1-2 图 4-1-2 RTL视图 （4）功能仿真 功能仿真波形图：如图4-1-3 图 4-1-3 功能仿真波形图 结论：端口中有同步清零端，在刚开始时给以低电平，达到清零作用。功能仿真中输出波形的周期有12个时钟周期，低电平占有6个时钟周期，高电平占有6个时钟周期。占空比为6/12=50%。所以功能仿真与理论预测一致。 （5）时序仿真 时序仿真波形图：如图4-1-4 图 4-1-4 时序仿真波形图 结论：时序仿真和功能仿真的输出波形基本一致。不同的是输出出现了延时，在输出之间出现了细小的毛刺。 最大工作频率： 如图4-1-5 图 4-1-5 最大工作频率 延时情况： 注：tsu（建立时间），th（保持时间），tco（时钟至输出延时），tpd（引脚至引脚延时） tsu（建立时间）：如图 4-1-6 图 4-1-6 tco（时钟至输出延时）：如图4-1-7 图 4-1-7 th（保持时间）：如图 4-1-8 图 4-1-8 二、模12分频器（cnt12）。 （1