Xilinx fpga 设计培训中文教程-5_1.pdfVIP

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2017-06-07 发布于河南
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Xilinx fpga 设计培训中文教程-5_1.pdf

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Xilinx fpga 设计培训中文教程-5_1

Xilinx 工具流程实验 Xilinx 工具流程实验介绍本实验介绍 ISE 软件结构向导管脚及区域约束编辑器和 Xilinx 的工具流程目标完成此实验后你将会 • 在 ISE 的项目导航器中建立一个新的项目 • 利用结构向导建立一个 DCM 例化 • 将例化置于设计之中 • 利用软件的缺省选项实现一个设计 • 利用 PACE 工具指定管脚位置和区域位置过程注意当用Toolwire 来执行实验时所有的软件程序文件和项目都在卷标 U:\ 下而不是在 C:\ 下建立一个新的项目第一步登录到 ISE 项目导航器在 C:\training\fund\labs\flow 子目录下建立一个名称为 FlowLab 的新项目目标器件为xc2v40-4fg256 设计流程可以是 XST Verilog 或 XST VHDL 你可以根据你的喜好选择相应的语言打开 Xilinx ISE 5.1 软件从开始菜单里选择程序 Programs → Xilinx ISE 5.1 → 项目导航器 Project Navigator Xilinx 工具流程实验第五章b-3 1-877-XLX-CLAS 在项目导航器中选择文件 File → 新项目 New Project 这时新项目窗口就会打开图 5b-1 图 5b-1. 新项目窗口对于项目名键入 FlowLab 对于项目位置使用按钮浏览到 C:\training\fund\labs\flow 单击 OK 选择器件家族 Virte