EDA练习题空白课案.docx

一、单项选择题（30分，每题2分）1.一个项目的输入输出端口是定义在（? ）A. 实体中 B. 结构体 C. 任何位置 D. 进程中2.Quartus2中编译VHDL源程序时要求(? ? )A. 文件名和实体可以不同名； B. 文件名和实体名无关；C. 文件名和实体名要相同； D. 不确定。3.可以不必声明而直接引用的数据类型是( ? )A. STD_LOGIC ； B. STD_LOGIC_VECTOR； C. BIT； D. ARRAY。?4.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述( ? )。A．器件外部特性 B．器件的综合约束C．器件外部特性与内部功能 D．器件的内部功能5.下列标识符中，( ? )是不合法的标识符。A．State0B．9moon C．Not_Ack_0D．signall6.进程中的变量赋值语句，其变量更新是( ? )。A．立即完成 B．按顺序完成C．在进程的最后完成 D．都不对7.以下关于CASE语句描述中错误的是( ? )A．CASE语句执行中可以不