数字逻辑课件第4章.pptVIP

* 3.3.3 数字电路在物理实现中的五个问题 1）输入限制问题 以TTL与非门电路为例： 当输入端A和B同时为高电平（1）时，输出端F为低电平（0）。 这是一个两输入端的与非门，芯片一旦做好，输入端端口数目就确定了。在逻辑设计时，要考虑物理实现时的电路，这就有一个逻辑表达式/逻辑原理图受输入限制的问题，即扇入系数问题。扇入系数指物理电路输入端端口的最大数目，记为Ni。 B A F （示意图） 例：将函数 用两输入与非门实现。 解： 共用13个两输入与非门， 最长时间延时6个门。 再解： 门还是用13个， 最长时间延时4个门。 2）输出限制问题 门电路的输出端总会有负载，最经常的是驱动下一级同类型的门电路，如两个TTL门相接。 B A F 输出门电路 B A F 输入门电路 当输出门的输出端为低电平时，电流由输入门的输入端流入输出门的T5晶体管，称为灌电流。当多个输入门输入端同时接在输出门的输出端时，会形成因各输入门R1电阻的并联，使得T5负载加大的状况。若不加以限制，会造成信号传递质量下降，甚至损坏前级输出电路。 这种对负载的限制，可以用最大灌电流的数值定量给出，也可以用可以驱动多少同类型输入门的数量来给出，称之为扇出系数，记为NO。 另外，还有一类输出，即当F为高电平时，经T3和T4复合管向负载电阻输出电流，称为拉电流。在手册中会查到这个电流参数，设计时必须遵照执行。 B A F 3）集电极开路门的设计 一般数字电路的输出端是不能够连接在一起的，否则会造成逻辑混乱，甚至损坏集成电路芯片。有一种输出结构允许将输出端连接在一起，并且完成一种逻辑运算，这就是集电极开路门（OC门）。 简单讲：集电极开路门就是将前述与非门的T3和T4的电路取消，成为输出为集电极开路门的与非门 B A F （示意图） 负载电阻是外接的。 “线与”逻辑功能 输出端是集电极开路门的与非门逻辑符号 集电极开路门的作用： 可以接较大的负载，即允许有较大的灌电流通过； 可以进行输出电压的变换； 可以多个输出连接在一起，实现线与的逻辑操作； …… 4）三态（3-State）门的设计 在数字电路中使用的是二进制，有“1”和“0”两种状态。可以用电位的高低表示。实际应用中，人们还使用了第三种状态：高阻状态。即在门电路的的输出端，处于非“1”非“0”的全关断状态。 B A F （示意图） C 当C为低电位时，则T3、T4和T5都截止，输出F点对电源和地均呈高阻状态，其电位跟随其它相连电路的电位。 与非三态门逻辑符号 三态门的应用： …… 中央处理单元 主存储器 I/O接口 …… 地址总线 数据总线 控制总线 系统总线 5）逻辑电路的波形分析 逻辑信号经电子线路从输入端到输出端会有延时。若这个延时不会影响逻辑关系，则可以用理想的波形图来进行逻辑分析。若这个延时会给系统带来不稳定，则可以用示意的波形图来进行延时分析。实际中的波形图需要用仪器观察记录。 理想的波形图 有延时示意的波形图： 3.4 组合电路中的竞争（Race）与险象（Hazard） 前面对组合逻辑电路的分析与设计均是在理想条件下进行的， 既没有考虑器件的延迟时间，也没有考虑种种原因引起的信号失真； 只着眼于电路输入与输出间的稳态的逻辑关系。 现在，我们研究一下信号传递过程中出现的瞬态现象。 在组合电路中，同一信号或同时变化的某些信号，经过不同路径 到达某一点的时间有先有后，这种现象称为竞争。 由于竞争而引起电路输出发生瞬间错误的现象称为险象（冒险）。 表现为输出端出现了原设计中没有的窄脉冲，常称为“毛刺”。在组合 电路中，“毛刺”不一定造成严重后果。但当组合逻辑与时序逻辑结合 在一起时，险象就可能造成严重错误。 竞争是逻辑电路正常工作时也会出现的现象，有竞争的地方不 一定会出现险象，而险象一定是竞争的结果。 引起错误输出的竞争称为临界竞争；没产生错误输出的竞争称 为非临界竞争。 3.4.1 竞争现象 例：图示为两级与—或电路。 AB C 0 1 00 01 11 10 设：信号变化的边沿为0， 每个门的延迟时间均为td， A=B=1，C 从1→0， 画波形。 A B C F td 出现竞争、险象的电路图及时间图 ≥1 1 A C B F 3.4.2 险象 从上面的波形图可看出，由于临界竞争的存在，在输出端得到 稳定输出之前，有一个短暂的错误输出（干扰），形成险象。 险象分为静态险象和动态险象。 一. 静态险象 在组合电