05_FPGA／CPLD结构和应用p42.pptVIP

 2.3 CPLD结构与工作原理 (1) 逻辑单元LE 图2-37 两种不同的级联方式 “与”级联链 “或”级联链 LUT LUT IN [3..0] IN [4..7] LUT IN [(4n-1)..4(n-1)] LUT LUT IN [3..0] IN [4..7] LUT IN [(4n-1)..4(n-1)] LE1 LE2 LEn LE1 LE2 LEn 0.6 ns 2.4 ns 16位地址译码速度可达 2.4 + 0.6x3=4.2 ns FLEX 10K器件的级联链操作图—实现多扇入功能 FPGA结构 LE的4种工作模式： LE的运算模式： D Q PRN ENA 级联输入 进位输入 3输入 查找表 DATA1 DATA2 3输入 查找表 1 LE输出 D Q PRN ENA 进位输入 3输入 查找表 1 级联输出 进位输出 DATA1(ena) DATA2(u/d) DATA3(data) DATA4(nload) LE输出 级联输入 3输入 查找表 1 0 进位输出 级联输出 实现加法器、累加器 和比较器功能 实现计数器使能、时钟使能、同步加/减控制和数据加载功能 FPGA结构 LE的加/减计数模式： LE的可清除计数模式 与加/减计数模式类似，实现同步清除信号取代级联信号. FPGA结构 (2) 逻辑阵列LAB是由一系列的相邻L