第3章_触发器研讨.pptVIP

(4-*) ⑵ 特性表 ⑶ 特性方程 CP下降沿(或上升沿)有效 3、T’型触发器 凡是每来一个时钟脉冲就翻转一次的电路，都称为T’型时钟触发器。 ⑴ 逻辑符号 翻转 1 0 0 ↓ 1 ↓ 注 Qn+1 Qn CP (4-*) 与JK触发器的特性方程比较，得： JK触发器→T’触发器 T’触发器的特性方程： 变换T’触发器的特性方程： (4-*) D触发器→T’触发器 (4-*) 二、边沿触发器逻辑功能表示方法 触发器逻辑功能的表示方法有特性表、卡诺图、特性方程、状态图和时序图5种。 1、特性表、卡诺图和特性方程 （1）特性表（真值表） 以表格形式描述触发器的逻辑功能。 （2）卡诺图 表达构成次态的各个最小项在逻辑上的相邻性。 （3）特性方程 用逻辑表达式概括触发器的逻辑功能。 (4-*) D触发器 JK触发器 2、状态图和时序图 （1）状态图 表示触发器的状态转换关系及转换条件。 (4-*) 以CP下降沿触发的JK触发器为例 （2）时序图 反应时钟脉冲CP、输入信号和触发器状态之间在时间上的对应关系。 Q CP J K Q (4-*) 4.4 触发器的电气特性 4.4.1 静态特性 一、CMOS 触发器 由于 CMOS 触发器的输入、输出以 CMOS反相器 作为缓冲级，故特性与 CMOS 反相器相同，不赘述。 二、TTL 触发器 与 TTL 反相器相同，不赘述。 (4-*) 4.4.2 动态特性 一、输入信号的建立时间和保持时间 (一) 建立时间 tset 指要求触发器输入信号 先于 CP 信号的时间。 (二) 保持时间 th 指保证触发器可靠翻转， CP 到来后输入信号需保持的时间。 边沿 D 触发器的 tset 和 th 均在 10 ns 左右。 CP D 0 1 0 1 0 1 ≥ ≥ ≥ ≥ (4-*) 二、时钟触发器的传输延迟时间 指从 CP 触发沿到达开始，到输出端 Q、Q 完成状态改变所经历的时间。 (一) tPHL 为输出端由高电平变为低电平的传输延迟时间。 TTL 边沿 D 触发器7474， tPHL ≥ 40 ns。 (二) tPLH 为输出端由低电平变为高电平的传输延迟时间。 7474， ≤ 25 ns。 三、时钟触发器的最高时钟频率 fmax 由于每一级门电路的传输延迟，使时钟触发器的最高工作频率受到限制。 7474， fmax ≥ 15 MHz。 (4-*) 作业题 P274 题4.4 题4.5 (4-*) 一、填空题 1、边沿触发器具有共同的动作特点，即触发器的次态仅取决于CP信号的( )或( )到达时输入的逻辑状态，而在这时刻之前或之后，输入信号的变化对触发器输出的状态没有影响。 2、边沿JK触发器的特性方程为( ) 。 3、触发器逻辑功能的表示方法有( )、( )、 ( )、( )和( )5种。 二、选择题 1、JK触发器欲在CP作用后保持原状态，则JK的值是( )。 ⑴JK＝11 ⑵JK＝10 ⑶JK＝01 ⑷JK＝00 2、 P255图4.3.5所示边沿JK触发器是在CP的( )触发的。 ⑴上升沿 ⑵下降沿 ⑶高电平 ⑷低电平 (4-*) 一、填空题 1、边沿触发器具有共同的动作特点，即触发器的次态仅取决于CP信号的(上升沿)或(下降沿)到达时输入的逻辑状态，而在这时刻之前或之后，输入信号的变化对触发器输出的状态没有影响。 2、边沿JK触发器的特性方程为( ) 。 3、触发器逻辑功能的表示方法有(特性表)、(卡诺图)、 (特性方程)、(状态图)和(时序图)5种。 二、选择题 1、JK触发器欲在CP作用后保持原状态，则JK的值是(⑷)。 ⑴JK＝11 ⑵JK＝10 ⑶JK＝01 ⑷JK＝00 2、P255图4.3.5所示边沿JK触发器是在CP的(⑵)触发的。 ⑴上升沿 ⑵下降沿 ⑶高电平 ⑷低电平 (4-*) * (4-*) 1、时钟电平控制，无约束问题 在CP=1期间，若D=1，则Qn+1=1；若D=0，则Qn+1=0，即根据输入信号D取值不同，触发器既可以置1，也可以置0。 由于电路是在同步RS触发器基础上经过改进得到的，所以约束问题不存在。 2、 CP=1时跟随，下降沿到