2设计指标(2学时)分析.pptVIP

* Bonding技术 封装衬底 芯片 压焊块 压焊线 接线座 导线压焊 * 芯片与PCB互连 穿孔安装 表面安装 * 封装类型 P41 常用的封装类型 * 多芯片封装 通过把芯片直接安装在导线背板（印刷板或衬底）上可以取消封装层次中的一层，这在性能或密度是主要考虑因素时可以带来明显的好处。这种方法称为多芯片模块技术（MCM），优点是提高了封装密度和性能，这一趋势称为封装内系统。 * 制造流程 晶圆的成本、每片晶圆上芯片的数量、芯片的良品率 * * 1、裸芯片； 2、双列直插DIP； 3、针栅阵列PGA； 4、小外廓IC；SOIC； 5、方形扁平封装QFP； 6、引线塑封芯片载体PLCC； 7、无引线载体LCC。 * * 设计指标 授课：刘波 * 质量评价指标 如何评价集成电路设计的好坏？ 成本 可靠性 性能 功耗 * 集成电路的成本 非重复性费用（NRE) 和产量无关 设计时间、人力成本、掩膜费用等 一次性投入的费用，如设备、软件等 重复性费用 硅片成本、封装成本、测试成本 和产量成正比 和芯片面积成正比（die cost ? die area） * 掩膜费用在不断提高 * 需要更多的设计人员 * 裸片成本 Die Wafer Going up to 12” (30cm) * Wafer尺寸与芯片个数 Wafer越大，一次流片的芯片越多 工艺越先进，一个Wafer上的芯片越多 * 良率与芯片面积 芯片面积越小，wafer利用率越高，良率越高 * 良率与缺陷 单位面积缺陷不变 良率与芯片面积成反比 * 单个芯片总成本 Cost per IC Variable Cost 芯片产量越高，成本越低 * 单个晶体管成本 0.0000001 0.000001 0.00001 0.0001 0.001 0.01 0.1 1 1982 1985 1988 1991 1994 1997 2000 2003 2006 2009 单个晶体管的制造成本 (符合摩尔定律) 美分 * 可靠性 真实世界都是模拟量 电路设计师需要处理的是连续变化的物理量 因此，即使是“数字”信号也会引入噪声 在一个集成电路中两条并排放置的导线间形成了一个耦合电容和一个互感。因此在其中一条导线上电压或电流的变化会影响其相邻导线上的信号。一个门的电源线和地线上的噪声也会影响该门的信号电平。 * 噪声和数字系统 在噪声环境中，电路仍然需要正常工作 数字电路可以抗噪声 正是因为如此，才可以用0/1来衡量数字信号 数字系统 用分立的数字量来替代连续的模拟量 抗噪声特性决定了输出的噪声比输入的噪声小 较小的噪声对数字系统的影响可以忽略 * 理想的抗噪声特性 反相器的电压传输特性曲线(VTC) 理想的反相器 噪声要超过VDD/2才会对反相器的输出产生影响 在过渡区有无限大的增益，门的阈值位于逻辑摆幅的中点，高电平和低电平噪声容限均等于这一摆幅的一半。理想门的输入和输出阻抗分别为无穷大和零（即门可以有无限制的扇出数）。 * 比较实际的VTC V(in) V(out) V OH V OL V M V OH V OL f V(out)=V(in) 开关阈值，是VTC曲线与直线V(out)=V(in)的交点。 门阈值电压是开关特性的中点， 可以在门的输出端短接到输入端时得到 理论电压值 额定低电压和额定高电压 VOH = f(VOL) VOL = f(VOH) VM = f(VM) * 数字信号的有效区域 V IL V IH V in 斜率= -1 斜率= -1 V OL V OH V out “ 0 ” V OL V IL V IH V OH 不确定区域 “ 1 ” 可接受的高电压区域 可接受的低电压区域 VIH和VIL的定义： 代表了VTC增益等于-1的点 电压与逻辑电平之间的关系 * 噪声容限 为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。一个门对噪声的灵敏度是由噪声容限（高电平噪声容限和低电平噪声容限）来度量的，它们分别量化了合法的“0”“1”的范围，并确定了噪声的最大固定阈值。这一容限应当大于零，并且越大越好。 * 噪声抑制：再生特性 反相器链 v 0 v 1 v 2 v 3 v 4 v 5 v 6 仿真结果 我们希望有大的噪声容限，但这还不够。假设一个信号受到噪声的干扰并偏离了额定电平，只要该信号还在噪声容限之内，它后面所接的门还会继续正常工作，虽然它的输出电压与额定值会有所不同。这一差别将与注入到输出节点的噪声相加并传递到下一个门。各种噪声源的影响可以累积起来并最终使信号电平进入到不确定区域，但如果门具有再生性的话这种情况就不会发生。再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。 * 再生特性对设计的要