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数字逻辑与设计 课程设计要点 课程设计（小论文形式）：占成绩20% 要求：设计目标与意义、设计过程：推导、电路、分析等、结果和结论 文字和图形表达清楚，逻辑条理清晰，方法和结论正确。 课程设计可以由多人组队完成；组队完成时，应给出贡献排序：按百分制核算，第2名比第1名低2分，第3名比第2名低4分，第4名比第3名低8分…。 如果存在雷同，则成绩均分：例如3份雷同，则各得1/3成绩。 各设计分值有所差别，自由选择组合到20分。 鼓励将设计论文向各类期刊投稿，只要获得采用发表，本项成绩即为满分。 第一章 引言 读书报告：（1000~3000字） 1 （1分） 模拟信号与系统和数字信号与系统的对比 2 （1分） 数字技术的发展历程 第二章 数字系统与编码 （数字系统中的数字表达） 1 （2分）考虑数字量与模拟量的对应关系时，无符号数可以与单电源模拟系统的信号对应，而符号数则可以与双电源模拟系统（存在正负电源）的信号对应。 考虑对称双电源（正负电源数值相同，符号相反，具有公共参考地）中的信号，考虑其在数字系统中应该表现为符号数（采用补码表达），请设计对应的AD和DA系统。 第三章 数字电路 1 （2分）由于数字集成电路为全晶体管电路，开路门的上拉电阻通常在片外连接，这使得开路门只能用作模块对外输出的器件。从驱动能力和追求最大集成的角度，分析开路门设计的优点与使用局限（与标准互补器件对比）。 2 （1分）如图所示的两个逻辑电路在逻辑上等价。前者可以采用NAND、INV、NOR连接实现，也可以采用AOI方式实现，后者采用NAND、NOR连接实现。对这三种实现方式，分别画出对应的晶体管电路图，分析各自晶体管用量和逻辑面积，通过比较得到最优的设计结构。 3 （1分）分析与或结构电路的实现：分别采用AOI形式或采用“与非-与非”形式进行设计，从逻辑面积、器件时间延迟/功耗的角度，对比2种设计的结果，指出不同设计方法的适用范围。 4 （1分）若集成电路内部驱动要求为1uA，对外输出驱动要求为4mA。通常可以采用反相器设计缓冲电路以缩短延迟时间。分析应该如何设置反相器缓冲，才能得到最快的速度，这种设计付出的代价有多大？ 5 （1分）在4G存储器设计中，由1个1X器件驱动的一条数据输入线需要连接到232个存储单元上。假设每个存储单元都通过2输入与非门进行数据输入。分析在不加缓冲的情况下，写入数据需要多长的延迟时间。为该存储器的数据输入设计缓冲电路，并分析能够实现的最佳结构能够将写入时间缩短到多少，为实现这一目标，需要付出多大的成本（平均每个存储单元需要多分摊多少最小晶体管面积）。 6 （2分）在本章讲解中，没有对NMOS和PMOS晶体管的性能进行区分。在集成度不够高时，由于电子与空穴迁移率的差别，具有相同驱动能力的PMOS器件面积可能为NMOS器件面积的2~3倍（教材中假定为2倍），而面积的变化也会导致输入/输出电容变化，进而影响到延迟时间分析。根据这一假定，仿照课程的模型，重新分析N输入的与非门和或非门性能参数与输入端数量的关系，并得出在电路设计中具有指导意义的结论。 7 （2分）关于MOS管的漏/源电容与栅电容的比例，通常在2~3之间，随着集成度的增加有减小趋势。本课程将其设置为2。请分析如果该比例扩大到3或缩小到1，反相器和N输入的与非门/或非门的延迟时间会发生什么变化，对电路设计可能会产生什么影响。 8 （1分）除了CMOS逻辑结构外，教材上还介绍了二极管逻辑和TTL逻辑，请将这些逻辑与CMOS逻辑对比分析，指出不同逻辑的优缺点和使用范围。 第四章 组合逻辑设计原理 1 （2分）请对N输入的或门的设计进行详细分析，采用基本逻辑单元连接设计，描述对应的电路结构要点，并得出逻辑面积和延迟时间与N的关系（N为大于2的整数）。 2 （1分）首先采用标准逻辑表达式和基本单元器件完成对4位素数检测器的设计。画出不同的电路结构形式，分析所用的逻辑面积和延迟时间。然后采用基本单元器件完成对4位素数检测器的最小和与最小积设计。画出各自的电路结构形式，分析所用的逻辑面积和延迟时间。分析上述各设计中是否存在组合冒险问题，如果需要消除组合冒险，电路设计应该如何修改，逻辑面积和延迟时间会受到什么影响。 第五章EDA仿真与HDL表达 1 （4分）组合逻辑的设计、图形输入与功能仿真 将你姓名中文拼音前2位（英文字母）用ASCII表达：2个7位二进制数； 为得到的二进制数分别添加奇校验位，得到2个8位二进制数； 将得到的16位数按顺序排列，作为4输入组合逻辑的输出，写出该逻辑对应的卡诺图、写出mintern list 和maxtern list； 利用卡诺图化简，写出