7次课VHDL并行语句(上)1030.pptVIP

第7次课 VHDL并行语句;4.5 VHDL并行语句 ;结构体中的并行语句模块 ;并行语句主要包括;并行语句在结构体中的使用格式;4.5.1 PROCESS进程语句 ;1 进程语句格式;2． PROCESS应用举例 ;进程要点;【例4-47】用进程描述一个4位二进制加法计数器。 … SIGNAL cnt4: INTEGER RANGE 0 TO 15; --注意cnt4的数据类型 … PROCESS (clk, clear, stop) --用时钟clk、计数清零信号clear和计数 --使能信号stop作为进程的敏感信号 BEGIN IF clear=0THEN cnt4= 0; --清零信号有效时计数器清零 ELSIF clkEVENT AND clk=1THEN --如果遇到时钟上升沿，则…… IF stop=0THEN --如果stop为低电平，则进行 cnt4 = cnt4+1; --加法计数，否则停止计数 END IF; END IF; END PROCESS;;计数器（专题）;1.几进制？？;计数过程;2. 控制端信号;对比set,信号;控制信号同步or