25G高速无源通道的设计挑战.docxVIP

　　OIF CEI-11G LR和10G Base KR规范已发布了好几年。随着100Gbps标准的不断演进，出于互连密度和功耗的考虑，单通道的速率也逐渐从10Gbps演变为更高的速率。比如OIF CEI-25G LR就试图将单通道的速率从11Gbps提高到25Gbps，与此同时，将功耗限制在前一版本的1.5倍以内。虽然CEI-25G LR并未被正式发布，但一些最基本的通道参数却已在草案中被基本确定下来。在SerDes厂商和无源通道厂商的不懈推动下，10Gbps+的速率被不断地刷新。一些半导体厂商先后推出了15Gbps、20Gbps的SerDes，Avago公司更是在今年的DesignCon上展示了符合CEI-25 LR草案的背板驱动器和高达30Gbps的SerDes。　　虽然25Gbps背板规范并未被发布，相关的SerDes也还未量产，但光通信厂商早就开始了40Gbps DQPSK的应用，将PCB上单一通道的速率推进到20Gbps。背板方面，虽然国内厂商只能拿到15Gbps的SerDes，但毫无疑问，不用多久，20Gbps以上的SerDes也会被开放。因此，本文将试图对25Gbps无源通道设计时遇到的挑战(尤其是在信号完整性方面)进行分析和探讨。　　一个完整的25Gbps链路的构成通常如图1所示。　　　　图1：25Gbps完整链路示意，TP1~TP4为测试点。　　25Gbps链路