实验四综合设计——序列检测器和数字频率计--实验报告精要.doc

湘 潭 大 学 实 验 报 告 课程名称 实用数字电子技术基础器和数字频率计科学与技术1班 同组者姓名 学号 2015551114 姓名 邓样 实验日期____2016年5月21日星期六 序列检测器 用状态机实现序列检测器的设计，了解一般状态机的设计应用 HDL编程，编译，仿真和硬件测试方法 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连接收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出否则输出在检测中，一位不等回到初始状态开始检测。要求 序列检测器设计 Verilog HDL语言编程，实现一个序列检测器，要求有一个串行数据输入端，时钟脉冲输入端，个，预制码输入端，状态输出端检测结果输出端 利用Quartus II完成序列检测器状态机的设计编辑和仿真测试等步骤，给出仿真波形，了解控制信号的时序，最后进行引脚的锁定硬件测试实验。 选择电路模式用键复位信号，键状态机工作时钟，将待测预置数作为外部输入，待测串行预置数DS接PIO10指示输出DC接数码管现态码输出C接数码管GW48—CP++ 五、实验代码设计（含符号说明） module SCHK(DS,D,C,N,DC); input DS; //串行数据输入端 input [3:0] C; //状态码 input [7:0] D; //8位预制码输入 output [3:0] N; //检测结果 output DC; //检测结果输出 reg [3:0] N; reg DC; always@(C,N,D,DS) case (C) 4b0000:if (DS==D[7]) begin N=4b0001; DC=1b0; end else begin N=4b0000; DC=1b0; end 4b0001:if (DS==D[6]) begin N=4b0010; DC=1b0; end else N=4b0000; 4b0010:if (DS==D[5]) begin N=4b0011; DC=1b0; end else N=4b0000; 4b0011:if (DS==D[4]) begin N=4b0100; DC=1b0; end else N=4b0000; 4b0100:if (DS==D[3]) begin N=4b0101; DC=1b0; end else N=4b0000; 4b0101:if (DS==D[2]) begin N=4b0110; DC=1b0; end else N=4b0000; 4b0110:if (DS==D[1]) begin N=4b0111; DC=1b0; end else N=4b0000; 4b0111:if (DS==D[0]) begin N=4b1000; DC=1b0; end else N=4b0000; 4b1000:begin N=4b0000; DC=1b1; end default : begin N=4b0000; DC=1b0; end endcase endmodule 原理图如下： 引脚锁定如下： 编译结果如下： 编译看出，原理图设计没有问题 仿真波形图如下： 从防真波形图可以看出该电路实现了序列检测器的功能，当预置数与被监测数相等时，DC会为1，否则DC为0. 八、实验过程中出现的问题及处理情况（包括实验现象、原因分析、排故障的方法等） 1，实验现象：无法编程下载 排故障的方法：请助教帮忙将程序下载到实验仪器上完所有的数字，应该出现显示管没有出现是实验仪器坏了引脚换到显示管数字频率计 设计十进制，较复杂的设计方法 HDL编程，编译，仿真和硬件测试方法 数字频率计能直接十进制的数字来显示被测信号的频率，由两大部分组成 一是测技术模块，二是时序控制模块—CTRl的使能信号ENB能产生一个s宽的周期信号，并对频率计中的十进制计数器CNT10使能端进行同步控制当高电平时允许计数，低电平停止计数，并保持所记得脉冲数，停止计数期间，首先需要一个锁存信号LOCK的上将计数器前一秒中的计数值锁存至锁存器中，并由外部的显示译码器译出，显示计数值设置的好处是数据显示稳定，不会周期性的清零信号而不断闪烁锁存后，必须有移清零信号CLR计数器进行清零，为下一秒的计数操作做准备要求 设计一个计数式频率计，其测量范围为10HZ到MHZ，测量结果用只数码管显示，要求有一个待测频率波形输入端，一个时钟脉冲输入和检测结果输出端。 利用Quartus II完成序列检测器状态机的设计编辑和仿真测试等步骤，给出仿真波形，了解控制信号的时序，最后进行引脚的锁定硬件测试实验。 建议选择实验电路模式6个