7第七讲DA转换.pptVIP

7.1 D/A转换器的分类和组成 4．DAC0832与CPU的接口 图 7-3-2 D/A转换器的结构框图 7.3 并行D/A转换器 1. 权电阻网络DAC电路 图7-3-3所示是4位权电阻网络DAC电路的原理图， 该电路由四部分构成： 图 7-3-3 权电阻网络DAC电路原理图 7.3 并行D/A转换器 ① 权电阻网络。该电阻网络由四个电阻构成， 它们的阻值分别与输入的四位二进制数一一对应，满足以下关系：  Ri=2n-1-iR （6- 4） 式中， n为输入二进制数的位数，Ri为与二进制数Di位相对应的电阻值，而2i则为Di位的权值，所以可以看出二进制数的某一位所对应的电阻的大小与该位的权值成反比，这就是权电阻网络名称的由来。例如在图6- 3中，最高位D3所对应的电阻R3=R。 7.3 并行D/A转换器 ② 模拟开关。每一个电阻都有一个单刀双掷的模拟开关与其串联，4个模拟开关的状态分别由4位二进制数码控制。当Di=0时， 开关Si打到右边，使电阻Ri接地；当Di=1时，开关Si打到左边，使电阻Ri接UREF。 ③ 基准电压源UREF。作为A/D转换的参考值， 要求其准确度高、稳定性好。  ④ 求和放大器。通常由运算放大器构成，并接成反相放大器的形式。  7.3 并行D/A转换器 为了简化分析， 在本章中将运算放大器近似看成是理想的放大器，即它的开环放大倍数为无穷大， 输入电流为零（输入电阻无穷大），输出电阻为零。 由于N点为虚地， 当Di = 0时， 相应的电阻Ri上没有电流；当Di = 1时，电阻Ri上有电流流过，大小为Ii=UREF/Ri。根据叠加原理，对于任意输入的一个二进制(D3D2D1D0)2，应有 (6-5) 7.3 并行D/A转换器 求和放大器的反馈电阻RF = R/2，则输出电压UO为 推广到n位权电阻网络DAC电路，可得 (6-6) (6-7) 由式6- 6和式6- 7可以看出，权电阻网络DAC电路的输出电压和输入数字量之间的关系与式6- 3的描述完全一致。这里的比例系数K=-1/2n， 即输出电压与基准电压的极性相反。 7.3 并行D/A转换器 权电阻网络DAC电路的优点是结构简单，所用的电阻个数比较少。它的缺点是电阻的取值范围太大，这个问题在输入数字量的位数较多时尤其突出。例如当输入数字量的位数为12位时， 最大电阻与最小电阻之间的比例达到2048∶1， 要在如此大的范围内保证电阻的精度，对于集成DAC的制造是十分困难的。 7.3 并行D/A转换器 2. T型电阻网络DAC电路 图7-3-4所示为4位T型电阻网络DAC电路的原理图， 它克服了权电阻网络DAC电路的缺点，无论DAC有多少位， 电阻网络中只有R和2R两种电阻，但电阻的个数却比相同位数的权电阻网络DAC增加了一倍。 T型电阻网络DAC电路也由四部分构成， 它们是： R- 2R电阻网络、单刀双掷模拟开关（S0、S1、S2和S3）、基准电压ＵREF和求和放大器。   7.3 并行D/A转换器 图 6-4 T型电阻网络DAC电路原理图 7.3 并行D/A转换器 4个模拟开关由4位二进制数码分别控制，当Di = 0时，开关Si打到右边，使与之相串联的2R电阻接地；当Di = 1时，开关Si打到左边，使2R电阻接基准电压UREF。该电路在结构上有以下特点： ① 如果不考虑基准电压源UREF的内阻，那么无论模拟开关的状态如何，从T型电阻网络的节点（P0、P1、P2、P3）向左、 向右或向下看的等效电阻都等于2R，则从运算放大器的虚地点N向左看去，T型电阻网络的等效电阻等于3R。 ② 当任意一位Di = 1，其余位Dj = 0时，我们可以根据图6-5所示的等效电路，计算出流过该2R电阻支路的电流Ii=UREF/3R， 并且这部分电流每流进一个节点时，都会向另外两个方向分流， 分流系数为1/2。  7.3 并行D/A转换器 图 6-5 Pi节点等效电路 7.3 并行D/A转换器  例如，当只有D0 = 1时（即只有开关S0接UREF，其余的开关都接地），其等效电路如图6- 6所示。可以看出，经S0流出的电流I0=ＵREF/3R，它要经过四个节点的分流才能到达求和放大器。 在每一节点处，由于向右和向下看的等效电阻都是2R， 所以在每一节点分流时的分流系数都是1/2。因而，流向求和放大器的电流I0′应为I0/24。