s SerDes系统锁相环倍频器设计.pdfVIP

制造与应用 ApplicationsofIC DOI：10．3969／j．issn．1003—353x．2012．12．004 用于 12．5Gbit／sSerDes系统锁相环倍频器设计 茅俊伟，冯军，窦建华，章丽，李伟 (东南大学 射频与光电集成电路研究所 ，南京 210096) 摘要：采用0．18 m CMOS工艺设计 了一款6．25GHz锁相环倍频 器，该倍频 器适用于 12．5Gbit／s半速率复接 的串行器／解 串器 (SerDes)发射 系统。该锁相环倍频器不仅 为 SerDes发 射 系统提供6．25GHz的时钟 ，也为系统提供1．25GHz占空比1：4的时钟。设计中鉴频鉴相器采用 真单相时钟 (TSPC)触发器，电荷泵采用电流舵结构，压控振荡器采用三级双延时环路结构， 20分频器中的高速五分频采用源极耦合场效应晶体管逻辑 (SCFL)触发器、低速 四分频采用 TSPC触发器。电路芯片面积为0．492mm×0．668mm。测试 结果显示，锁相环 的锁 定范 围为 4．78～6．6GHz，在1．8V电源电压下核心 电路 的功耗为67．5mw。当锁相环工作在6．25GHz时， 10MHz频偏处相位噪声为一98．5dBc／Hz，峰峰抖动为15ps，均方根 (RMS)抖动为3．5ps。 关键词：串行器／解 串器 (SerDes)；锁相环倍频器；分频器；SCFL触发器；真单相时钟 (TSPC) 中图分类号 ：TN4；TN771 文献标识码 ：A 文章编号：1003—353X (2012)12—0918—05 DesignofPLL FrequencyM ultiplierApplied to 12．5Gbit／sSerDesSystem MaoJunwei，FengJun，DouJianhua，ZhangLi，LiWei (InstituteofRF一OE·lCs，SoutheastUniversity，Nanjing210096，China) Abstract：A6．25GHzphase—lockedloop (PLL)frequencymultiplierwasdesignedin0．18Ixm CMOSprocess．Thefrequencymultiplierwasappliedtothe12．5Gbit／shalf-rateserializer／deserializer (SerDes)transmittersystem．Thefrequencymultiplierprovides6．25GHzclockand1．25GHzclock with1：4dutycycleforthesystem．Thetruesinglephaseclock (TSPC)flip-flopwasappliedtothe phase~equeneydetector(PFD)．Thecurrent—steeringsturcturewasappliedtothechargepump．The three—stagedual—pathdelaysturcturewasappliedtothevoltagecontrolledoscillator (VCO)．Andinthe 20divider，thesourcecoupledfetlogic (SCFL)flip—flopwasappliedtothehigh-speeddivided—by一5 ~equencydividerwhiletheTSPC flip—flopwasappliedtothelow-speeddivided-by4 ~equencydivider． Thearea ofthe chip is0．492 mm X0．668mm． Thetested resultsshow thatthePLL operatesfrom 4．78GHzto6．6GHzand itscorecircuitconsumes67．5mW at1．8V sup