第7篇VHDL要素.pptVIP

第7章 VHDL要素 7.1 算术操作符与优先级 7.1.1 算术操作符Arithmetic Operator 【例7-1】用SLL完成3-8译码器的设计 ENTITY decoder3to8 IS port (input： IN INTEGER RANGE 0 TO 7; output： OUT BIT_VECTOR ( 7 DOWNTO 0)); END decoder3to8； ARCHITECTURE behave OF decoder3to8 IS BEGIN output=SLL input； --被移位部分是常数! END behave； 【例7-2】乘方和取绝对值语法例 SIGNAL a，b：INTEGER RANGE -8 to 7； SIGNAL c：INTEGER RANGE 0 to 5； SIGNAL d：INTEGER RANGE 0 to 3； a=ABS(b)； c=2**d； 7.1.2 VHDL操作符优先级 7.2 BUFFER类型与操作符重载函数 【例6-3】4位计数器设计。 题目分析： 计数器：对时钟信号CLK进行计数，即在CLK上升沿时输出值Q=Q+1