SoC设计10_可测性.ppt

可测性设计的优势和不足 优 势 不 足 可以利用EDA工具进行测试矢量的生成 增大了芯片的面积、提高了出错概率 便于故障的诊断和调试 增加设计的复杂程度 可以提高芯片的成品率并衡量其品质 需要额外的引脚，增加了硅片面积 减少测试成本 影响了芯片的功耗、速度和其他性能 内容大纲 测试的概念和原理 故障建模 自动测试向量生成 可测性设计 可测性方法（SCAN、MEMORY BIST、 Boundary SCAN） Scan 可测试性 Scan的基本概念 扫描测试设计规则 1 G3 G2 G1 B = 0 C = 0 D = 1 E = 1 测试向量 = 0011 0 B s.a.1 A 可控制性 把激励施加到被测单元的能力 G3 G4 A = 0 s.a.1 A 0 Y 故障传播 B 期望 : 0 故障响应 : 1 可观察性 故障传播到原始输出端的能力 固定型故障检测举例 固定型故障检测举例 寻找图中故障点的测试向量 扫描测试的基本概念 扫描测试是目前数字集成电路设计中最常用的可测性设计技术，这里说的是内部扫描，不同于边界扫描。 扫描时序分成时序和组合两部分，从而使内部节点可以控制并且可以观察。 测试矢量的施加及传输是通过将寄存器用特殊设计的带有扫描功能的寄存器代替，使其连接成一个或几个长的移位寄存器链来实现的。 带多路选择器的D型触发器 正常工作模式：scan_enable为0，此时数据从D端输入，从Q端输出。 扫描移位模式：scan_enable为1，此时数据从scan_in输入，从scan_out端输出。 带扫描端的锁存器 全扫描和部分扫描 扫描测试原理 扫描设计规则 扫描测试要求电路中每个节点处于可控制和可观测的状态，只有这样才能保证其可替换为相应的扫描单元，并且保证故障覆盖率。 为了保证电路中的每个节点都符合设计需求，在扫描链插入之前会进行扫描设计规则的检查。 基本扫描规则 使用同种类扫描单元进行替换，通常选择带多路选择器的扫描触发器； 在原始输入端必须能够对所有触发器的时钟端和异步复位端进行控制； 时钟信号不能作为触发器的输入信号； 三态总线在扫描测试模式必须处于非活跃状态； ATPG无法识别的逻辑应加以屏蔽和旁路。 三态总线 为了避免扫描模式（scan_mode）下的总线竞争，必须控制其控制端，通常的做法是在控制端加入多路选择器，使其固定在逻辑0或者逻辑1 门控时钟或者门控异步输入端 为了避免扫描模式下resetn不可控制，处理方法和三态总线一样，加入额外逻辑，让异步输入端处于非有效状态 ATPG工具不识别的逻辑 旁路黑盒 整体DFT实现及性能上考虑 尽量避免异步时钟设计； 限制不同时钟域的数量； 对于多时钟域的设计，处于同一时钟域的触发器最好连在同一根扫描链上； 注意扇出比较多的端口，如scan_enable信号，尤其在综合的时候需要特别注意； 对于存储器、模拟电路等不可综合的逻辑加入适当的隔离旁路结构； 避免过长的扫描链； 考虑到测试模式下功耗过高所造成的问题，可将扫描测试分成数个部分，分开进行插入，在不同的扫描测试模式下，测试不同的部分； 尽量减少额外逻辑带来的面积、功耗的增大； 通过复用外围引脚，减少扫描测试对引脚的要求。 整体DFT实现及性能上考虑 常用的测试综合和ATPG工具 扫描插入工具：Synopsys的DFT Compiler、Mentor的DFTAdvisor。 ATPG工具：Synopsys的TetraMAX、Mentor的Fastscan。 测试矢量验证：Synopsys的TetraMAX。 扫描设计流程 存储器内建自测 存储器本身的物理结构密度很大。通常对存储器的测试将受到片外引脚的限制，从片外无法通过端口直接访问嵌入式存储器。 随着存储器容量和密度的不断增加，各种针对存储器的新的错误类型不断产生。 SoC对于存储器的需求越来越大。目前在许多设计中，存储器所占硅片面积已经大于50％，预计到2014年这一比率会达到94％。 对于SoC系统而言，SRAM、DRAM、ROM、EEPROM和Flash都可以嵌入其中，因此需要不同的测试方法去测试。 存储器的测试时间越来越长，在未来的超大规模集成电路设计过程中，存储器将取代数字逻辑而占据芯片测试的主要部分。 存储器测试方法 测 试 方 法 优 点 缺 点 直接访问测试方法 可以进行非常详细的测试 可以使用故障诊断工具 在芯片I/O上有巨大损失 布线代价可能很大 通过片上微处理器进行测试 不需要额外硬件 没有性能损失 必须要有微处理器的存在 存储器内建自测 有自动工具支持 可以进行全速测试 有良好的故障覆盖率 对于测试机来说，消耗最少 有一定的硬件开销 对存储器带来永久的性能损失 故